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k4r271669a/k4r441869a 直接 rdram
™
rev. 1.02 jan. 2000
表格 3: 管脚 描述
信号 i/o 类型 # 的 管脚 描述
sio1,sio0 i/o CMOS
一个
2 串行 输入/输出. 管脚 为 读 从 和 writing 至 这 控制
寄存器 使用 一个 串行 进入 协议. 也 使用 为 电源 man-
agement.
CMD I CMOS
一个
1 command 输入.管脚 使用 在 conjunction 和 sio0 和 sio1 为
读 从 和 writing 至 这 控制 寄存器. 也 使用 为
电源 管理.
SCK I CMOS
一个
1 串行 时钟 输入. 时钟 源 使用 为读 从 和 writing 至
这 控制 寄存器
V
DD
10 供应 电压 为 这 rdram 核心 和 接口 逻辑.
V
DDa
1 供应 电压 为 这 rdram 相似物 电路系统.
V
CMOS
2 供应 电压 为 cmos 输入/输出 管脚.
地 13 地面 涉及 为 rdram 核心 和 接口.
GNDa 1 地面 涉及 为 rdram 相似物 电路系统.
dqa8..dqa0 i/o RSL
b
9 数据 字节 一个. nine 管脚 这个 carry 一个 字节 的 读 或者 写 数据
在 这 频道 和 这 rdram. dqa8 是 不 使用 用
rdrams 和 一个 x16 organization.
CFM I RSL
b
1 时钟 从 主控. 接口 时钟 使用 为 接到 rsl 信号
从 这 频道. 积极的 极性.
CFMN I RSL
b
1 时钟 从 主控. 接口 时钟 使用 为 接到 rsl 信号
从 这 频道. 负的 极性
V
REF
1 逻辑 门槛 涉及 电压 为 rsl 信号
CTMN I RSL
b
1 时钟 至 主控. 接口 时钟 使用 为 transmitting rsl 信号
至 这 频道. 负的 极性.
CTM I RSL
b
1 时钟 至 主控. 接口 时钟 使用 为 transmitting rsl 信号
至 这 频道. 积极的 极性.
rq7..rq5 或者
row2..row0
I RSL
b
3 行 进入 控制. 三 管脚 containing 控制 和 地址
信息 为 行 accesses.
rq4..rq0 或者
col4..col0
I RSL
b
5 column 进入 控制. five 管脚 containing 控制 和 地址
信息 为 column accesses.
dqb8..
DQB0
i/o RSL
b
9 数据 字节 b. nine 管脚 这个 carry 一个 字节 的 读 或者 写 数据
在 这 频道 和 这 rdram. dqb8 是 不 使用 用
rdrams 和 一个 x16 organization.
总的 管脚 计数 每 包装 62
一个. 所有 cmos 信号 是 高-真实; 一个 高 电压 是 一个 逻辑 一个 和 一个 低 电压 是 逻辑 零.
b. 所有 rsl 信号 是 低-真实; 一个 低 电压 是 一个 逻辑 一个 和 一个 高 电压 是 逻辑 零.
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