rev. 一个
AD73311L
–11–
这 输出 的 这 interpolation
fi
lter 是 喂养 至 这 dac
’
s 数字的
sigma-delta modulator, 这个 converts 这 16-位 数据 至 1-位
样本 在 一个 比率 的 dmclk/8. 这 modulator 噪音-shapes
这 信号 所以 那 errors 固有的 至 这 处理 是 使减少到最低限度
在 这 passband 的 这 转换器. 这 bitstream 输出 的 这
sigma-delta modulator 是 喂养 至 这 单独的 位 dac 在哪里 它 是
转变 至 一个 相似物 电压.
相似物 smoothing 过滤 和 pga
这 输出 的 这 单独的-位 dac 是 抽样 在 dmclk/8,
因此 它 是 需要 至
fi
lter 这 输出 至 reconstruct 这
低 频率 信号. 这 解码器
’
s 相似物 smoothing
fi
lter
组成 的 一个 持续的-时间
fi
lter preceded 用 一个 第三-顺序
切换-电容
fi
lter. 这 持续的-时间
fi
lter 形式 部分
的 这 输出 可编程序的 增益 放大器
fi
er (pga). 这 pga
能 是 使用 至 调整 这 输出 信号 水平的 从
–
15 db 至
+6 db 在 3 db 步伐, 作 显示 在 表格 iv. 这 pga 增益 是
设置 用 位 ogs0, ogs1 和 ogs2 (crd:4-6) 在 控制
寄存器 d.
表格 iv. pga settings 为 这 解码器 频道
OGS2 OGS1 OGS0 增益 (db)
00 0+6
00 1+3
01 00
01 1
–
3
10 0
–
6
10 1
–
9
11 0
–
12
11 1
–
15
差别的 输出 amplifiers
这 解码器 有 一个 差别的 相似物 输出 一双 (voutp 和
voutn). 这 输出 频道 能 是 muted 用 设置 这
沉默的 位 (crd:7) 在 控制 寄存器 d. 这 输出 信号
是 直流-片面的 至 这 codec
’
s 在-碎片 电压 涉及.
电压 涉及
这 ad73311l 涉及, refcap, 是 一个 bandgap 涉及
那 提供 一个 低 噪音, 温度-补偿 涉及
至 这 dac 和 模数转换器. 一个 缓冲 版本 的 这 涉及 是
也 制造 有 在 这 refout 管脚 和 能 是 使用 至
偏差 其它 外部 相似物 电路系统. 这 涉及 有 一个 default
名义上的 值 的 1.2 v.
这 涉及 输出 (refout) 能 是 使能 为 偏置
外部 电路系统 用 设置 这 ru 位 (crc:6) 的 crc.
串行 端口 (sport)
这 codec communicates 和 一个 host 处理器 通过 这 bidirec-
tional 同步的 串行 端口 (sport) 这个 是 兼容
和 大多数 modern dsps. 这 sport 是 使用 至 transmit 和
receive 数字的 数据 和 控制 信息.
在 两个都 transmit 和 receive 模式, 数据 是 transferred 在 这
串行 时钟 (sclk) 比率 和 这 msb 是ing transferred
fi
rst.
预定的 至 这 事实 那 这 sport 使用 一个 一般 串行 寄存器 为
串行 输入 和 output, communications在 一个 ad73311l
codec 和 一个 host 处理器 (dsp engine) 必须 总是 是 initi-
ated 用 这 codec 它自己. 这个 确保 那 那里 是 非 危险 的
这 信息 正在 sent 至 这 codec 正在 corrupted 用
模数转换器 样本 正在 输出 用 这 codec.
sport overview
这 ad73311l sport 是 一个 有伸缩性的, 全部-duplex, 同步的
串行 端口 谁的 协议 有 被 设计 至 准许 向上 至 第八
ad73311l 设备 至 是 连接, 在 cascade, 至 一个 单独的 dsp
通过 一个 六-线 接口. 它 有 一个 非常 有伸缩性的 architecture 那 能
是 con
fi
gured 用 程序编制 二 的 这 内部的 控制 regis-
ters. 这 ad73311l sport 有 三 distinct 模式 的 opera-
tion: 控制 mode, 数据 模式 和mixed 控制/数据 模式.
在 控制 模式 (cra:0 = 0), 这 设备
’
s 内部的 con
fi
gura-
tion 能 是 编写程序 用 writing 至 这
fi
ve 内部的 控制
寄存器. 在 这个 模式, 控制 信息 能 是 写 至 或者
读 从 这 codec. 在 数据 模式 (cra:0 = 1), 信息
那 是 sent 至 这 设备 是 使用 至 更新 这 解码器 部分
(dac), 当 这 encoder 部分 (模数转换器) 数据 是 读 从 这
设备. 在 这个 模式, 仅有的 dac 和 模数转换器 数据 是 写 至 或者
读 从 这 设备. mixed 模式 (cra:0 = 1 和 cra:1 = 1)
准许 这 用户 至 choose whether 这 信息 正在 sent 至
这 设备 包含 也 控制 信息 或者 dac 数据.
这个 是 达到 用 使用 这 msb 的 这 16-位 框架 作 一个 标记
位. mixed 模式 减少 这 决议 至 15 位 和 这 msb
正在 使用 至 表明 whether 这 信息 在 这 16-位
框架 是 控制 信息 或者 dac/模数转换器 数据.
这 sport 特性 一个 单独的 16-位 串行 寄存器 那 是 使用
为 两个都 输入 和 输出 数据 transfers. 作 这 输入 和 输出-
放 数据 必须 share 这 一样 寄存器 那里 是 一些 预防措施
那 必须 是 observed. 这 primary precaution 是 那 非 infor-
mation 必须 是 写 至 这 sport 没有 涉及 至 一个
输出 样本 事件, 这个 是 当 这 串行 寄存器 将 是
overwritten 和 这 最新的 模数转换器 样本 文字. once 这 sport
开始 至 输出 这 最新的 模数转换器 文字 然后 它 是 safe 为 这 dsp
至 写 新 控制 或者 数据 words 至 这 codec. 在 确实 con-
fi
gurations, 数据 能 是 写 至 这 设备 至 coincide 和
这 输出 样本 正在 shifted 输出 的 这 串行 寄存器
—
看
部分 在 接合 设备. 这 串行 时钟 比率 (crb:2
–
3)
de
fi
nes 如何 许多 16-位 words 能 是 写 至 一个 设备 在之前
这 next 输出 样本 事件 将 发生.
这 sport 块 图解, 显示 在 图示 9, 详细信息 这 六
控制 寄存器 (一个
–
f), 外部 mclk 至 内部的 dmclk
分隔物 和 串行 时钟 分隔物. 这 分隔物 比率 是 控制
用 这 设置 的 控制 寄存器 b. 这 ad73311l 特性 一个
主控 时钟 分隔物 那 准许 用户 这 flexibility 的 dividing
externally 有 高 频率 dsp 或者 cpu clocks 至 gener-
ate 一个 更小的 频率 主控 时钟 内部 在 这 codec 这个
将 是 更多 合适的 为 也 串行 转移 或者 抽样比率
(所需的)东西. 这 主控 时钟 分隔物 有
fi
ve 分隔物 选项
(
÷
1 default 情况,
÷
2,
÷
3,
÷
4,
÷
5) 那 是 设置 用 加载
这 主控 时钟 分隔物
fi
eld 在 寄存器 b 和 这 一个ppropriate
代号. once 这 内部的 设备 主控 时钟 (dmclk) 有
被 设置 使用 这 主控 时钟 分隔物, 这 样本比率 和
串行 时钟 settings 是 获得 从 dmclk.
这 sport 能 工作 在 四 不同的 串行 时钟 (sclk) 比率:
chosen从 dmclk, dmclk/2, dmclk/4 或者 dmclk/8,
在哪里 dmclk 是 这 内部的 或者 设备主控 时钟 结果
从 这 外部 或者 管脚 主控 时钟 正在 分隔 用 这
主控 时钟 分隔物. 当 working 在 这 更小的 sclk 比率 的
dmclk/8, 这个 是 将 为 接合 和 s更小的 dsps,
这 sport 将 支持 一个 最大 的 二 设备 在cascade
和 这 样本 比率 的 dmclk/256.
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