rev. 一个
AD73311L
–12–
sport 寄存器 maps
那里 是 二 寄存器 banks 为 这 ad73311l: 这 控制
寄存器 bank 和 这 数据 寄存器 bank. 这 控制 寄存器
bank 组成 的 六 读/写 寄存器, 各自 第八 位 宽.
表格 ix 显示 这 控制 寄存器 编排 为 这 ad73311l.
这
fi
rst 二 控制 寄存器, cra 和 crb, 是 保留 为
controlling 这 sport. 它们 支撑 settings 为 参数 此类
作 位 比率, 内部的 主控 时钟 比率 和 设备 计数 (使用
当 更多 比 一个 ad73311l 是 连接 在 cascade 从
一个 单独的 sport). 这 其它 三 寄存器; crc, crd 和
cre 是 使用 至 支撑 控制 settings 为 这 模数转换器, dac,
涉及 和电源 控制 sections 的 这 设备. 控制
寄存器 是 written 至 在 这 负的 边缘 的sclk. 这
数据 寄存器 bank 组成 的 二 16-位 寄存器 那 是 这
dac 和 模数转换器 寄存器.
主控 时钟 分隔物
这 ad73311l 特性 一个 可编程序的 主控 时钟 分隔物
那 准许 这 用户 至 减少 一个 externally 有 主控
时钟, 在 管脚 mclk, 用 一个 的 这 ratios 1, 2, 3, 4 或者 5 至
生产 一个 内部的 主控 时钟 信号 (dmclk) 那 是 使用
至 计算 这 抽样 和 串行 时钟 比率. 这 主控
时钟 分隔物 是 可编程序的 用 设置 crb:4-6. 表格 v 显示
这 分隔 比率 相应的 至 这 各种各样的 位 settings. 这
default 分隔物 比率 是 分隔-用-一个.
表格 v. dmclk (内部的) 比率 分隔物 settings
MCD2 MCD1 MCD0 dmclk 比率
0 0 0 MCLK
0 0 1 mclk/2
0 1 0 mclk/3
0 1 1 mclk/4
1 0 0 mclk/5
1 0 1 MCLK
1 1 0 MCLK
1 1 1 MCLK
串行 时钟 比率 分隔物
这 ad73311l 特性 一个 可编程序的 串行 时钟 分隔物 那
准许 用户 至 相一致 这 串行 时钟 (sclk) 比率 的 这 数据 至
那 的 这 dsp engine 或者 host 处理器. 这 最大 sclk
比率 有 是 dmclk 和 这 其它 有 比率 是:
dmclk/2, dmclk/4 和 dmclk/8. 这 slowest 比率
(dmclk/8) 是 这 default sclk 比率. 这 串行 时钟 分隔物
图示 9. sport 块 图解
是 可编程序的 用 设置 位 crb:2
–
3. 表格 vi 显示 这
串行 时钟 比率 相应的 至 这 各种各样的 位 settings.
表格 vi. sclk 比率 分隔物 settings
SCD1 SCD0 sclk 比率
0 0 dmclk/8
0 1 dmclk/4
1 0 dmclk/2
1 1 DMCLK
样本 比率 分隔物
这 ad73311l 特性 一个 可编程序的 样本 比率 分隔物
那 准许 用户 flexibility 在 相一致 这 codec
’
s 模数转换器 和
dac 样本 比率 至 这 needs 的 这 dsp 软件. 这 maxi-
mum 样本比率 有 是 dmclk/256 这个 提供 这
最低 转换 组 延迟, 当 这 其它 有 比率
是: dmclk/512, dmclk/1024 和 dmclk/2048. 这
slowest 比率 (dmclk/2048) 是 这 default 样本 比率. 这
样本 比率 分隔物 是 可编程序的 用 设置 位 crb:0-1.
表格 vii 显示 这 样本 比率 相应的 至 这 各种各样的
位 settings.
表格 vii. 样本 比率 分隔物 settings
DIR1 DIR0 sclk 比率
0 0 dmclk/2048
0 1 dmclk/1024
1 0 dmclk/512
1 1 dmclk/256
dac 进步 寄存器
这 加载 的 这 dac 是 内部 同步 和 这
unloading 的 这 模数转换器 数据 在 各自 抽样 间隔. 这
default dac 加载 事件 发生 一个 sclk 循环 在之前 这
sdofs 标记 是 raised 用 这 模数转换器 数据 正在 准备好. 不管怎样,
这个 dac 加载 位置 能 是 先进的 在之前 这个 时间 用
modifying 这 内容 的 这 dac 进步
fi
eld 在 控制
寄存器 e (cre:0
–
4). 这
fi
eld 是
fi
ve 位 宽, 准许 31
increments 的 重量 1/(dmclk/8); 看 表格 viii. 在 确实
circumstances 这个 能 减少 这 组 延迟 当 这 模数转换器
和 dac 是 使用 至 处理 数据 在 序列. 附录 e 详细信息
如何 这 dac 进步 特性 能 是 使用.
便条: 这 dac 进步 寄存器 应当 是 changed 在之前
这 dac 部分 是 powered 向上.
串行 端口
(sport)
串行 寄存器
SCLK
分隔物
MCLK
分隔物
控制
寄存器 b
控制
寄存器 一个
控制
寄存器 c
控制
寄存器 d
控制
寄存器 e
MCLK
(外部)
SE
重置
SDIFS
SDI
DMCLK
(内部的)
3
8
8
8
8
8
2
SCLK
SDOFS
SDO
串行 寄存器
控制
寄存器 f
8
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