AMD
12 am7968/am7969
的 这 内部的 字节 时钟 (clk) 和 这 rising 边缘 的
strobe 做 不 violate t
BB
规格 显示 在 这
切换 特性 部分.
这 内部的 字节 时钟 控制 这 流动 的 数据 从 这
输入 寄存器 通过 这 变换 寄存器. 这 下落 边缘
的 这 内部的 字节 时钟 delineates 这 终止 的 一个 字节
从 这 开始 的 这 next. 预定的 至 各种各样的 容忍 在
这 pll, 这 时期 的 这 内部的 字节 时钟 将 相异
slightly. 这个 效应 将 导致 一个 变换 在 这 location 的
这 字节 boundary 和 遵守 至 这 下落 边缘 的 这
时钟. 这个 变化 将 move 这 字节 boundary 和
因此 creates 一个 window 在 这个 这 部分 应当
不 是 strobed. 这个 window called 这 t
6
window, 是
显示 在 这 图示 在下. 如果 这 部分 是 strobed 在
这 t
6
window 数据 将 不 是 lost 不管怎样, 一个 同步 将
是 增加 和 这 传输者 latency 将 是 增加
用 一个 字节 时间.
CLK
–9/8(t1/n) + 9 ns
20 ns
strobe stayout 范围
(t
6
window)
07370f-9
名义上的 字节
Boundary
同步 acquisition
在 情况 的 errors 这个 导致 am7969 接受者 至 lose
字节/标识 同步, 和 在 电源-向上, 内部的 逻辑 de-
tects 这个 丧失-re-acquisition 的 同步 和 modifies 这
CLK
输出.
CLK
输出 是 的确 一个 缓冲 版本 的
这 信号 这个 控制 数据 transfers inside 这
am7969 接受者 在 字节 boundaries. 字节 boundaries
move 当 这 am7969 接受者 loses, 和 re-
acquires 同步. 至 保护 从动装置 系统 (这个 将 使用
这个 输出 作 一个 时钟 同步的 和 这 新当选的
数据) 从 having clocks 这个 是 too narrow, 这 输出-
放 逻辑 将 stretch 一个 输出 脉冲波 当 这 脉冲波
将 有 被 较少 比 一个 字节-时间 长. 这 数据
正在 processed just 较早的 至 这个 re-acquisition 的 同步
将 是 lost. 这 同步 标识, 和 所有 subsequent 数据
将 是 processed correctly.
taxi 用户 测试 模式
TLS
输入 能 是 使用 至 强迫 这 am7968 传输者
在 也 的 这 二 测试 模式. 如果
TLS
是 打开 或者 termi-
nated 至 大概 v
CC
/2 (测试 模式 2), 这 内部的
vco 是 切换 输出 和 everything 是 clocked 直接地
从 这
CLK
输入. 这 串行 输出 数据 比率 将 是 在
这 clk 位 比率 和 不 在 10x, 11x, 或者 12x, 作 是 这
情况 在 正常的 运作. 测试 模式 2 将 准许 测试
的 这 逻辑 在 这 latches, encoder, 和 shifter 没有
having 至 第一 stabilize 这 pll 时钟 乘法器. 在 测试
模式 1 (
TLS
连线的 至 v
CC
), 这 pll 是 使能 和 这
碎片 运作 正常情况下, 除了 那 这 输出 是 一个 nrz
stream (clk 是 一个 输入 &放大; ack 函数 是 slightly modi-
fied). 这个 将 准许 测试 的 所有 功能 在 全部 比率
没有 needing 至 执行 相一致 循环 tests 至 accom-
modate 这 数据 倒置 特性 的 nrzi.
差别的
serin+/serin–
输入 能 是 使用 至
强迫 这 am7969 接受者 在 它的 测试 模式. 这个 将
准许 测试 的 这 逻辑 在 这 latches, 解码器, 和
shifter 没有 having 至 第一 stabilize 这 这 pll. 如果
SERIN–
是 系 至 地面, 这 内部的 v
CO
是 切换
输出 和
X
1
变为 这 内部的 位 比率 时钟. 这 串行
数据 比率 将 是 在 这 clk 位 比率, 不 在 10x, 11x, 或者
12x, 作 是 这 情况 在 正常的 运作. 在 这个 模式,
SERIN+
变为 一个 单独的-结束 串行 数据 输入 和
名义上的 100k ecl 门槛 电压 (关联 至
+5 伏特).
这些 测试 模式 switches 制造 这 部分 determinate,
同步的 系统, instead 的 statistical, asynchro-
nous ones. 一个 自动 测试 系统 将 是 能 至
时钟 各自 部分 通过 这 函数的 测试 patterns 在
任何 比率 或者 sequence 那 是 便利的. 之后 这 逻辑
有 被 核实, 这 部分 能 是 放 后面的 在 这 也不-
mal 模式, 和 这 pll 功能 核实 knowing 那
这 rest 的 这 碎片 是 函数的.
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