slac 产品 23
扭曲量 纠正 和 equalization
这 dslac 设备 包含 可编程序的 过滤 在 这
receive (r) 和 transmit (x) 方向 那 将 是 pro-
grammed 为 线条 equalization 和 至 准确无误的 任何 atten-
uation 扭曲量 造成 用 这 z 过滤.
transhybrid 保持平衡
这 dslac 设备
’
s 可编程序的 b 过滤 是 使用 至
调整 transhybrid balance. 这 过滤 有 一个 单独的 柱子
iir 部分 (biir) 和 一个 第八 tap fir 部分 (bfir),
两个都 运行 在 16 khz. 这 dslac 设备 有 一个
optional adaptive 模式 为 这 b 过滤, 这个 将 是
使用 至 达到 最佳的 效能. 这 echo
path 增益 (epg) 和 错误 水平的 门槛 (elt) reg-
isters 包含 值 那 决定 这 adaptive
模式 效能.
增益 调整
这 dslac 设备
’
s transmit path 有 二 programma-
ble 增益 blocks. 增益 块 ax 是 一个 相似物 增益 的 0 db
或者 6.02 db, located 立即 在之前 这 一个/d 转变-
er. 增益 块 gx 是 一个 数字的 增益 那 是 可编程序的
至 任何 增益 从 0 db 至 12 db 和 一个 worst-情况 步伐
大小 的 0.3 db 为 增益 settings 在之上 10 db. 这 过滤
提供 一个 网 增益 在 这 范围 的 0 db 至 18 db.
这 dslac 设备 receive path 有 二 可编程序的
丧失 blocks. 丧失 块 gr 是 一个 数字的 丧失 那 是 pro-
grammable 从 0 db 至 12 db 和 一个 worst-情况 步伐
大小 的 0.1 db. 丧失 块 ar 是 一个 相似物 丧失 的 0 db
或者 6.02 db, located 立即 之后 这 d/一个 转换器.
这个 提供 一个 网 丧失 在 这 范围 的 0 db 至 18 db.
transmit 信号 处理
在 这 transmit path, 这 相似物 输入 信号 是 一个/d con-
verted, filtered, companded (一个-law 或者 µ-law), 和 制造
有 为 输出 至 这 pcm highway. 这 信号 pro-
cessor 包含 一个 alu, 内存, 只读存储器, 和 控制 逻辑
至 执行 这 过滤 sections. 这 b, x, 和 gx blocks
是 用户-可编程序的 数字的 过滤 sections 和 coef-
ficients 贮存 在 这 系数 内存 当 ax 是 一个
相似物 放大器 那 能 是 编写程序 为 0 db 或者
6.02 db 增益. 这 过滤 将 是 制造 transparent 当
不 必需的 在 一个 系统.
这 decimator 减少 这 高 输入 抽样 比率 至
16 khz 为 输入 至 这 b, gx, 和 x 过滤. 这 x 过滤
是 一个 六 tap fir 部分, 这个 是 部分 的 这 频率
回馈 纠正 网络. 这 b 过滤 运作 在
样本 从 这 receive 信号 path 在 顺序 至 提供
transhybrid 保持平衡 在 这 循环. 这 高-通过 过滤
rejects 低 发生率 此类 作 50 或者 60 hz 和 将
是 无能.
transmit pcm 接口
这 transmit pcm 接口 receives 一个 8-位 com-
pressed 代号 从 这 数字的 一个-law/µ-law compressor.
transmit 逻辑 控制 这 传递 的 数据 面向 这
pcm highway 通过 输出 port 选择 和 时间/
时钟 slot 控制 电路系统.
这 框架 同步 (fs) 脉冲波 identifies 这 beginning 的 一个
transmit 框架 和 所有 途径 (时间 slots) 是 谈及-
enced 至 它. 这 逻辑 包含 用户 可编程序的
transmit 时间 slot 和 transmit 时钟 slot 寄存器.
这 时间 slot 寄存器 是 7 位 宽 和 准许 向上 至
128 8-位 途径 (使用 一个 pclk 的 8.192 mhz) 在 各自
框架. 这个 特性 准许 任何 时钟 频率 在
128 khz 和 8.192 mhz (2 至 128 途径) 在 一个 系统.
这 时钟 slot 寄存器 是 3 位 宽 和 将 是 pro-
grammed 至 补偿 这 时间 slot 分派 用 0 至 7
pclk 时期 至 eliminate 任何 时钟 skew 在 这 系统.
这 数据 是 transmitted 在 字节 和 这 大多数 重大的
位 第一.
一个 例外 occurs 当 分隔 的 这 pclk fre-
quency 用 64 khz 生产 一个 nonzero remainder, r
(r = f
PCLK
modulo 64 khz, r > 0), 和 当 这 trans-
mit 时钟 slot 是 更好 比 r. 在 那 情况, 这 r-位
TSA
AR
AISN
tx 截止
数字的
循环-
后面的
(#13)
GX
AX
tsa loopback
(也 使用
tx 截止)
(#21)
RGR
X模数转换器
Decimator
&放大; hpf
DAC
LPF
&放大; hpf
Compressor
Expander
LPF
VOUT
VIN
TSA
B
inter-
polator
+
+
+
Z
数字的
TX
数字的
RX
inter-
polator
deci-
mator
PCM
Highway
RX
截止
相似物 loopback
(也 使用
rx 截止)
(#21)
图示 8. dslac 块 图解
09875h-018
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可编程序的 blocks
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