24 am79c02/03/031(一个) 数据 薄板
fractional 时间 slot 之后 这 last 全部 时间 slot 在 这
框架 包含 随机的 信息 和 有 这 tsc
输出 转变 在. 为 例子, 如果 这 pclk 频率
是 1.544 mhz (r = 1) 和 这 transmit 时钟 slot 是
更好 比 1, 这 1-位 fractional 时间 slot 之后 这 last
全部 时间 slot 在 这 框架 包含 随机的 信息,
和 这 tsc 输出 仍然是 起作用的 在 这 fractional
时间 slot. 这 数据 是 transmitted 在 字节, 和 这 大多数
重大的 位 第一.
这 pcm 数据 将 是 用户 编写程序 为 输出 面向
也 这 dxa 或者 dxb 端口. correspondingly, 也
tsca 或者 tscb 是 低 在 传递.
这 dxa/dxb 和 tsca/tscb 输出 能 是 pro-
grammed 至 改变 也 在 这 负的 或者 积极的
边缘 的 pclk. 在 这 第一 情况, 一个 extra 延迟 (pcm
延迟) 在 这 定时 的 这 dxa 和 dxb 信号 将 是
编写程序 至 准许 定时 兼容性 和 其它 de-
vices 在 这 pcm highway.
receive 信号 处理
在 这 receive path, 这 数字的 信号 是 expanded, fil-
tered, 转变 至 相似物, 和 passed 至 这 vout
管脚. 这 信号 处理器 包含 一个 alu, 内存, 只读存储器,
和 控制 逻辑 至 执行 这 过滤 sections. 这 z,
r, 和 gr blocks 是 用户-可编程序的 过滤 sections
和 它们的 coefficients 贮存 在 这 系数 内存,
当 ar 是 一个 相似物 放大器 那 能 是 编写程序
为 一个 0 db 或者 6.02 db 丧失. 这 过滤 将 是 制造
transparent 当 不 必需的 在 一个 系统.
这 低-通过 过滤 带宽 限制 这 信号. 这 r 过滤 是
一个 六 tap fir 部分 运行 在 一个 16 khz 抽样
比率 和 是 part 的 这 频率 回馈 纠正
网络. 这 相似物 阻抗 范围调整 网络
(aisn) 是 一个 用户-可编程序的 增益 块 供应
反馈 从 v
在
至 v
输出
至 emulate 不同的 zslic
阻抗 从 一个 单独的 外部 zslic 阻抗.
这 z 过滤 提供 反馈 从 这 transmit 信号
path 至 这 receive path 和 是 使用 至 modify 这 effec-
tive 输入 阻抗 至 这 系统. 这 interpolator
增加 这 抽样 比率 较早的 至 d/一个 转换.
receive pcm 接口
这 receive pcm 接口 逻辑 控制 这 reception
的 数据 字节 从 这 pcm highway, transfers 这 数据
至 这 一个-law/µ-law expansion 逻辑, 和 然后 passes 这
数据 至 这 receive path 的 这 信号 处理器. 这
框架 同步 (fs) 脉冲波 identifies 这 beginning 的 一个 re-
ceive 框架, 和 所有 途径 (时间 slots) 是 关联
至 它.
这 逻辑 包含 用户-可编程序的 receive 时间
slot 和 receive 时钟 slot 寄存器. 这 时间 slot
寄存器 是 7 位 宽 和 准许 向上 至 128 8-位 chan-
nels (使用 一个 pclk 的 8.192 mhz) 在 各自 框架. 这个
特性 准许 任何 时钟 频率 在 128 khz
和 8.192 mhz (2 至 128 途径) 在 一个 系统. 这
时钟 slot 寄存器 是 3 位 宽 和 将 是 pro-
grammed 至 补偿 这 时间 slot 分派 用 0 至 7
pclk 时期 至 eliminate 任何 时钟 skews 在 这 sys-
tem. 一个 例外 occurs 当 分隔 的 这 pclk
频率 用 64 khz 生产 一个 nonzero remainder, r
(r = f
PCLK
modulo 64 khz, r > 0) 和 当 这 receive
时钟 slot 是 更好 比 r. 在 那 情况, 这 last receive
时间 slot 在 这 框架 是 不 usable. 为 例子, 如果 这
pclk 频率 是 1.544 mhz (r = 1), 这 receive 时钟
slot 能 是 仅有的 0 或者 1 如果 这 last 时间 slot 是 至 是 使用.
这 pcm 数据 将 是 用户 编写程序 为 输入 从
也 这 dra 或者 drb 端口.
相似物 阻抗 范围调整 网络 (aisn)
这 aisn 是 组成公司的 在 这 dslac 设备 至 规模
这 值 的 这 外部 zslic 阻抗. 范围调整 这个
外部 阻抗 和 这 aisn (along 和 这 z fil-
ter) 准许 相一致 的 许多 不同的 线条 情况
使用 一个 单独的 阻抗 值. linecards 将 是 de-
signed 为 许多 不同的 规格 没有 任何
硬件 改变.
这 aisn 是 一个 可编程序的 增益 那 是 连接
横过 这 dslac 设备 输入 从 v
在
至 v
输出
. 这
增益 能 是 varied 从
–
0.9375 至 +0.9375 在 31
步伐 的 0.0625. 这 aisn 增益 是 给 用 这 下列-
ing 等式:
在哪里 一个, b, c, d, 和 e = 1 或者 0.
这 aisn 增益 是 使用 至 改变 这 输入 阻抗 的
这 dslac 设备 从 这 slic 作 给 用:
在哪里 g
440
(定义 作 g
24
G
42
+ g
44
) 是 这 echo
增益 在 一个 打开 电路 和 g
44
是 这 echo 增益 在
一个 短的 电路.
那里 是 二 特定的 具体情况 至 这 formula 为 h
AISN
:
1) 值 的 abcde = 00000 specifies 一个 增益 的 0 (或者
截止), 和 2) 一个 值 的 abcde = 10000 是 一个 特定的
情况 在哪里 这 aisn 电路系统 是 无能 和 这 v
输出
垫子 是 连接 内部 至 v
在
和 一个 增益 的 0 db.
这个 准许 一个 数字的-至-数字的 loopback 模式 wherein
一个 数字的 pcm 输入 信号 是 完全地 processed
通过 这 receive 部分 所有 这 方法 至 这 vout 管脚.
这 信号 然后 是 连接 内部 至 v
在
在哪里 它
是 processed 通过 这 transmit 部分 和 输出 作
数字的 pcm 数据.
演说 编码
这 一个/d 和 d/一个 转换 跟随 也 这 一个-law 或者
这 µ-law 作 它们 是 定义 在 ccitt rec. g.711. 一个-
law 或者 µ-law 运作 是 编写程序 使用 mpi com-
mand 19. alternate 位 倒置 是 执行 作 部分
的 这 一个-law 编码.
h
AISN
0.0625 一个2
4
B2
3
C2
2
D2
1
E2
0
++++
()
16
–
[]
=
Z
在
Z
SL
1G
44
h
AISN
–
()
1G
440
h
AISN
–
()
----------------------------------------
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