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3-155
图示 6a. 最小 模式 80c86 典型 配置
图示 6b. 最大 模式 80c86 典型 配置
地
82c8a/85
时钟
BHE
a16-a19
ad0-ad15
ALE
80C86
CPU
dt/
R
WR
RD
mn/
MX
重置
准备好
CLK
V
CC
C1
C2
地
地
1
20
40
c1 = c2 = 0.1
µ
F
V
CC
V
CC
STB
OE
82C82
T
OE
82C86
TRANSCEIVER
(2)
BHE
地址
数据
A0
E G
hm-6616
cmos prom (2)
2k x 8 2k x 8
CS RD WR
CMOS
82CXX
PERIPHERALS
hm-6516
cmos 内存
2k x 8
W G
地
V
CC
WAIT
状态
发生器
发生器
RES
RDY
m/io
INTA
DEN
获得
2 或者 3
E
H
E
L
2k x 8
地址/数据
OPTIONAL
为 增加
数据 总线 驱动
地
82c84a/85
时钟
发生器/
BHE
a16-a19
ad0-ad15
锁
80C86
CPU
S2
S1
S0
mn/
MX
重置
准备好
CLK
V
CC
C1
C2
地
地
1
20
40
c1 = c2 = 0.1
µ
F
地
V
CC
CLK
S0
S1
S2
DEN
dt/
R
ALE
MRDC
MWTC
AMWC
IORC
IOWC
AIOWC
INTA
82C88
总线
CTRLR
STB
OE
82C82
(2 或者 3)
T
OE
82C86
TRANSCEIVER
(2)
BHE
NC
NC
地址
数据
A0
E G
hm-6616
cmos prom (2)
2k x 8 2k x 8
CS RDWR
CMOS
82CXX
PERIPHERALS
hm-65162
cmos 内存
2k x 8
E
H
地
V
CC
NC
地址/数据
WAIT
状态
发生器
E
L
W G
2k x 8
RES
RDY
80C86

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3-155 图示 6a. 最小模式 80c86 典型配置图示 6b. 最大模式 80c86 典型配置地 82c8a/85 时钟 BHE a16-a19 ad0-ad15 ALE 80C86 CPU dt/ R WR RD mn/ MX 重置准备好 CLK V CC C1 C2 地地 1 20 40 c1 = c2 = 0.1 µ F V CC V CC STB OE 82C82 T OE 82C86 TRANSCEIVER (2) BHE 地址数据 A0 E G hm-6616 cmos prom (2) 2k x 8 2k x 8 CS RD WR CMOS 82CXX PERIPHERALS hm-6516 cmos 内存 2k x 8 W G 地 V CC WAIT 状态发生器发生器 RES RDY m/io INTA DEN 获得 2 或者 3 E H E L 2k x 8 地址/数据 OPTIONAL 为增加数据总线驱动地 82c84a/85 时钟发生器/ BHE a16-a19 ad0-ad15 锁 80C86 CPU S2 S1 S0 mn/ MX 重置准备好 CLK V CC C1 C2 地地 1 20 40 c1 = c2 = 0.1 µ F 地 V CC CLK S0 S1 S2 DEN dt/ R ALE MRDC MWTC AMWC IORC IOWC AIOWC INTA 82C88 总线 CTRLR STB OE 82C82 (2 或者 3) T OE 82C86 TRANSCEIVER (2) BHE NC NC 地址数据 A0 E G hm-6616 cmos prom (2) 2k x 8 2k x 8 CS RDWR CMOS 82CXX PERIPHERALS hm-65162 cmos 内存 2k x 8 E H 地 V CC NC 地址/数据 WAIT 状态发生器 E L W G 2k x 8 RES RDY 80C86

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