MT9125
初步的 信息
8-18
图示 2 - 管脚 连接
管脚 描述
管脚 #
名字 描述
插件 PLCC
1 2 MCLK 主控 时钟 输入. 这个 4.096 mhz 时钟 是 使用 作 一个 内部的 主控 时钟 和 必须 是
提供 在 两个都 st-总线 和 ssi 模式 的 运作. 这个 是 一个 ttl 水平的 输入.
在 st-总线 模式 这 mclk 输入 (也 知道 作 c4i
在 st-总线 条款) 是 获得 从 这
同步的 4.096 mhz 时钟 有 从 这 layer 1 transceiver 设备. 这 c4i
时钟,
输入 至 mclk, 是 使用 在 这个 模式 作 两个都 这 内部的 主控 时钟 和 为 deriving 这
c2o 输出 时钟 和 en1/en2 输出 使能 strobes.
在 ssi 模式 一个 4.096 mhz 主控 时钟 必须 是 获得 从 一个 外部 源. 这个
主控 时钟 将 是 异步的 相关的 至 这 8 khz 框架 涉及.
23 F0i
框架 排成直线 输入 脉冲波 为 st-总线 接口 运作. 这个 输入 应当 是 系 低
如果 st-总线 运作 是 不 必需的.
这个 是 一个 ttl 水平的 输入.
3 4 C2o 2.048mhz 时钟 输出 为 st-总线 产品. 这个 时钟 是 mclk 分隔 用 2 和
inverted. 这 c2o 输出 activity 状态 是 governed 用 这 f0i
输入 管脚 情况.
f0i 输入
c2o 输出
V
SS
无能(ssi 模式 automatically 使活动)
V
DD
使能
起作用的 f0i
strobe 使能 和 排整齐 至 f0i预定的 至 c4i
输入 在 mclk
4 5 DSTo 串行 pcm octet 输出 stream. 谈及 至 这 串行 定时 图解 的 图示 12.
5 6 DSTi 串行 pcm octet 输入 数据 stream. 谈及 至 这 串行 定时 图解 的 图示 12.
这个 是 一个 ttl 水平的 输入.
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MCLK
F0i
C2o
DSTo
DSTi
BCLK
VSS
ENB2
ENB1
MS1
MS2
MS3
ENS
EN2
EN1
ADPCMo
ADPCMi
ENA
VDD
IC
PWRDN
FORMAT
一个/
µ
MS4
28 管脚 plcc
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M
C
L
K
ADPCMo
ADPCMi
ENA
VDD
NC
IC
PWRDN
DSTo
DSTi
BCLK
VSS
NC
ENB2
ENB1
24 管脚 pdip
一个
/
µ
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一个
T
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