st 486 dx asic 核心
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examples 包含 mixed 模式 cells 为 graphics,
dac/模数转换器’s (4-9 位), pll 产品, 和 数字的
信号 processor 功能为 cellular comms, 传真
和 高-速 modem. 100 mbps 串行
transputer links 结合 和 大 和 快
记忆 能 是 使用 为 pipelining, caching 和
synchro 电路 在 modern cisc computing
architecture.
viterbi 和 reed solomon cores aim 在 这 hdtv
和 satellite 传递 markets. 至 支持
电信 needs 为 ccitt 标准 产品,
adpcm cells 支承的 ct2 协议 有 被
开发. mpeg2 decoders 接合 直接地
至 这 系统 记忆 是 完美的 为 settop 和
缆索 产品.
设计 为 testability
使用 这 内部的 测试 模式 的 这 486 核心,
accessed 通过 特定的 测试 逻辑, 这 核心
单元 能 是 thoroughly 测试 在 ‘stand alone’
模式 在 两个都 薄脆饼 sort 和 packaged消逝 测试.
这 hcmos 6 库 支持 这 jtag
boundary scan 和 两个都 边缘 和 水平的 敏感的
scan 设计 技巧 用 供应 这
需要 macrocells. scan 测试 aids 设备
testability 用 permitting进入 至 内部的 nodes
没有 需要 一个 独立的 外部 连接
为 各自 node accessed. testability 是 作sured 在
设备 水平的 和 这 关闭连接 的 lssd 获得
elements, 自动 测试 模式 一代
(atpg) 和 高 模式 depth tester architecture.
在 系统 水平的, sgs-thomson 全部地 支持
ieee 1149.1. 一些 类型 的 核心 scan cells 是
提供 在 这 hcmos 6 库.
包装 有效性
这 hcmos 6 库 是 设计 至 是 兼容
和 qfp 和 bga 包装 类型, 在 增加 至
这 更多 传统的 类型 的 包装.
这 选项 包含 四方形 flat 包装 (xqfp)
offering 范围 向上 至 304 管脚. 两个都 高
效能 和 高 电源 variants 是 有
作 好 作 这 tqfp 薄的 类型.
球 grid 排列 (bga) 包装 是 有 从
160 至 500 管脚.
管脚 counts 为 通过 板 挂载 范围 向上 至
299. 为 高等级的 管脚 counts 这 范围 是 兼容
和 这 工业 标准 电子元件工业联合会 和 eia-j
保护环 四方形 flatpack (gqpf) 和 管脚 counts
从 186 至 304.
这 diversity 在 管脚 计数 和 包装 样式 给
这 设计者 这 opportunity 至 find 这 最好的
compromise 为 系统 大小, 费用 和
效能 (所需的)东西.
设计 环境
一些 接口 水平 是 可能 在
sgs-thomson 和 这 客户 在 这
undertaking 的 一个 486 核心 设计. 这 四 水平
的 接口 是 显示 在 图示 3. 水平的 1 是
典型 用 sgs-thomson 接到 这
系统 规格 和 带去 这 设计 通过
至 validation 和 fabrication. 在 水平的 2 接口
这 设计者 供应 一个 simulated netlist 在 这
rtl hdl 水平的. sgs-thomson 然后 takes 这
设计 通过 综合 和 门 水平的 simulation
至 布局, validation 和 fabrication.
水平的 3 这 设计者 完成 这 设计 至 最终
门 水平的 simulation. 这 设计 是 然后 taken
通过 布局, validation 和 fabrication 用 sgs-
thomson.
在 水平的 4 这 设计者 完成 所有 的 这 设计
和 布局 和 供应 这 设计 database 至
sgs-thomson 在 gds 2 format. sgs-
thomson 将 然后 完全 lvs 和 drc 和
发生 这 pg 录音带 为 掩饰 一代 和
fabrication.
技术
为 这个 产品, 一个 高 效能, 低 电压,
five 水平的 metal, salicided poly 和 diffusion
hcmos 0.35 micron 处理 有 被 使用 至
达到 sub-nanosecond 内部的 speeds 当
offering 非常 低 电源 消耗 和 高 噪音
免除.
它的 fabrication 包含 更多 比 140 elementary
行动, 包含 选择性的 tungsten vias,
plasma interment dielectric deposition 和 cmp
(化学的-机械的 planarization) 为 这
incrementally oxides.
METHODOLOGY
这 设计 环境 为 x86 embedded
产品 有 被 设计 为 最大
flexibility 和 可靠性, 和 有 被 为基础 在
典型 asic 像 设计 flows 使用 hdl 和
综合 methodologies.
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