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st 486 dx asic 核心
simulation 环境
这 关键 范围 的 这 设计 流动 是 这 simulation
环境 那 准许 为 多样的 水平 的
设计 abstraction 至 是 simulated concurrently.
这 cadence leapfrog/verilog-xl simulation
engine 有 被 选择 为 这个 “mix 和 match”
approach, 准许 为 门 水平的 函数的 和
定时 verification 为 单独的 modules 至 是
执行 在里面 一个 高 水平的 描述 的 这
全部 设备.
核心 模型
这 st486dx 核心 能 是 represented 在 这
simulation 环境 通过 不同的 模型
类型 此类 作 一个 vhdl 总线 函数的 模型 或者 一个
模型 源 硬件 模型. 这 模型 源
选项 utilises st486dx 硅 连接 至 这
vhdl/verilog 软件 co-simulation 环境
通过 一个 软件 shell.
系统 系统
规格
BEHAVIORAL
HDL
rtl hdl 综合
前-布局
门 水平的
SIMULATION
布局
邮递-布局
门 水平的
SIMULATION
manufact.
和 测试
LEVEL
1
客户
LEVEL
2
LEVEL
3
LEVEL
4
接口 水平
sgs-thomson
sgs-thomson
sgs-thomson
sgs-thomson
客户
客户
客户
图示 3. 客户 接口
包装
名字
84 100 120 128 144 160 168 176 180 196 208 224 225 256 257 304 313 400 480
GQFP
PQFP
TQFP
BGA
塑料
PGA
CPGA
POW
PQFP
和 slug
或者
Spreader
: 包装 在 生产 : 包装 在 开发
号码 的 leads (管脚)
包装选项
图示 2. 标准 包装 选项
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