st 486 dx asic 核心
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一个 范围 的 总线 主控/总线 从动装置/总线 监控
vhdl 模型 是 也 有 为 高 水平的 486
总线 debug 行动.
syhthesis 和 静态的 定时 分析
这 synopsys 设计 compiler 综合 tool
家族 能 是 使用 为 门 水平的 综合 和
静态的 定时 分析. 接口 至 这 后面的 终止
放置 和 route engine 准许 为 设计 明确的
线 加载 模型 至 是 使用 在 这 综合
阶段. synopsys 库 views 为 这 标准 cell
libraries 和 高-水平的 函数的 modules (此类
作 这 st486dx 核心) 是 使用 至 执行 静态的
定时 分析 在 块 水平的, intra-块 水平的 和
在 这 顶 碎片 水平的.
用法 的 synopsys 测试 竞赛iler 使能 这
嵌入 的 全部 或者 partial scan 和 也 ieee
jtag boundary scan 嵌入.
延迟 evaluation 和 门 水平的
SIMUATION
所有 cell 定时 信息 使用 为 门 水平的
simulation 和 静态的 定时 分析 将 是
发生 用 这 sgs-thomson 专卖的 延迟
evaluator called early. 这个 suite 的 programs
evaluates 延迟 使用 运行 情况
信息, 输入 斜度 情况 和 estimated
(前-布局) parasitic 电容 或者 计算
(邮递-布局) parasitic阻抗 和 电容.
这 输出 是 在 sdf format 那 能 是 annotated
在 这 门 水平的 simulator 和 静态的 定时
分析 tool.
放置 和 route
这个 是 执行 在 一个 单元 用 单元 基准,
和 然后 在 这 顶 水平的 使用 这 cadence cell 3
布局 tool. 接口 至 floorplanning tools (e.g.
预告(展), chipplanner) 将 准许 customisable 线
加载 模型 至 是 passed 后面的 至 这 综合
环境 和 也 帮助 在 这 减少 的
routing congestion 这个 leads 至 小 消逝 大小
和 更少的 iterations 的 这 设计 邮递-布局.
rtl hdl
测试 compiler 逻辑 综合 floorplan
synopsys synopsys manager
门 水平的 simulation
TSSI
BEHAVIOURAL
HDL
floor planning
总线 / 主控 模型
总线 函数的 模型
模型 源 硬件 模型
延迟 evaluation 和
时钟 tree 综合
块 水平的 和 碎片
水平的 放置 和 route
cell 3
vhdl / verilog
vhdl / verilog
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verilog netlist
SDF
SDF
vhdl / verilog
线 负载
&放大; placement 数据
vhdl/
Verilog
co-simulation
Cadence
Leapfrog
图示 4. 设计 流动
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