N80188_集成电路资料查询网

8018680188
表格 1 管脚 描述
(持续)
标识
管脚
类型 名字 和 函数
No
RDQSMD 62 IO 读 Strobe 是 一个 起作用的 低 信号 这个 indicates 那 这 处理器 是
performing 一个 记忆 或者 IO 读 cycle 它 是 有保证的 不 至 go 低
在之前 这 AD 总线 是 floated 一个 内部的 拉-向上 确保 那 RD
是 高
在 RESET 下列的 重置 这 管脚 是 抽样 至 决定 whether
这 处理器 是 至 提供 ALE RD
 和 WR 或者 queue 状态 information
至 使能 Queue 状态 Mode RD 必须 是 连接 至 GND RD 将
float 在 总线 HOLD
ARDY 55 I 异步的 准备好 informs 这 处理器 那 这 addressed 记忆
空间 或者 IO 设备 将 完全 一个 数据 transfer 这 ARDY 管脚 accepts 一个
rising 边缘 那 是 异步的 至 CLKOUT 和 是 起作用的 HIGH 这
下落 边缘 的 ARDY 必须 是 同步 至 这 处理器 clock
连接 ARDY 高 将 总是 assert 这 准备好 情况 至 这 CPU
如果 这个 线条 是 unused 它 应当 是 系 低 至 yield 控制 至 这 SRDY pin
SRDY 49 I 同步的 准备好 informs 这 处理器 那 这 addressed 记忆
空间 或者 IO 设备 将 完全 一个 数据 transfer 这 SRDY 管脚 accepts 一个
起作用的-高 输入 同步 至 CLKOUT 这 使用 的 SRDY 准许 一个
relaxed 系统 定时 在 ARDY 这个 是 accomplished 用 除去 的
这 一个-half 时钟 循环 必需的 至 内部 同步 这 ARDY 输入
signal 连接 SRDY 高 将 总是 assert 这 准备好 情况 至 这
CPU 如果 这个 线条 是 unused 它 应当 是 系 低 至 yield 控制 至 这
ARDY pin
锁 48 O 锁 输出 indicates 那 其它 系统 总线 masters 是 不 至 增益
控制 的 这 系统 总线 当 锁
是 起作用的 LOW 这 锁 信号 是
要求 用 这 锁 prefix 操作指南 和 是 使活动 在 这 beginning
的 这 第一 数据 循环 有关联的 和 这 操作指南 下列的 这 锁
prefix 它 仍然是 起作用的 直到 这 completion 的 那 instruction 非
操作指南 prefetching 将 出现 当 锁 是 asserted 当 executing
更多 比 一个 锁 instruction 总是 制造 确信 那里 是 6 字节 的
代号 在 这 终止 的 这 第一 锁 操作指南 和 这 开始 的 这
第二 锁 instruction 锁
是 驱动 高 为 一个 时钟 在 重置
和 然后 floated
S0 52 O 总线 循环 状态 S0–S2
是 encoded 至 提供 总线-transaction
information
S1
53 O
S2 54 O
总线 循环 状态 信息
S2 S1 S0 总线 循环 Initiated
0 0 0 中断 Acknowledge
0 0 1 读 IO
0 1 0 写 IO
0 1 1 Halt
1 0 0 操作指南 Fetch
1 0 1 读 数据 从 记忆
1 1 0 写 数据 至 记忆
1 1 1 被动的 (非 总线 循环)
这 状态 管脚 float 在 HOLD
S2
将 是 使用 作 一个 logical MIO indicator 和 S1 作 一个 DTR indicator
NOTE
管脚 names 在 parentheses 应用 至 这 80188
7
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8018680188 表格 1 管脚描述 (持续) 标识管脚类型名字和函数 No RDQSMD 62 IO 读 Strobe 是一个起作用的低信号这个 indicates 那这处理器是 performing 一个记忆或者 IO 读 cycle 它是有保证的不至 go 低在之前这 AD 总线是 floated 一个内部的拉-向上确保那 RD 是高在 RESET 下列的重置这管脚是抽样至决定 whether 这处理器是至提供 ALE RD  和 WR 或者 queue 状态 information 至使能 Queue 状态 Mode RD 必须是连接至 GND RD 将 float 在总线 HOLD ARDY 55 I 异步的准备好 informs 这处理器那这 addressed 记忆空间或者 IO 设备将完全一个数据 transfer 这 ARDY 管脚 accepts 一个 rising 边缘那是异步的至 CLKOUT 和是起作用的 HIGH 这下落边缘的 ARDY 必须是同步至这处理器 clock 连接 ARDY 高将总是 assert 这准备好情况至这 CPU 如果这个线条是 unused 它应当是系低至 yield 控制至这 SRDY pin SRDY 49 I 同步的准备好 informs 这处理器那这 addressed 记忆空间或者 IO 设备将完全一个数据 transfer 这 SRDY 管脚 accepts 一个起作用的-高输入同步至 CLKOUT 这使用的 SRDY 准许一个 relaxed 系统定时在 ARDY 这个是 accomplished 用除去的这一个-half 时钟循环必需的至内部同步这 ARDY 输入 signal 连接 SRDY 高将总是 assert 这准备好情况至这 CPU 如果这个线条是 unused 它应当是系低至 yield 控制至这 ARDY pin 锁 48 O 锁输出 indicates 那其它系统总线 masters 是不至增益控制的这系统总线当锁是起作用的 LOW 这锁信号是要求用这锁 prefix 操作指南和是使活动在这 beginning 的这第一数据循环有关联的和这操作指南下列的这锁 prefix 它仍然是起作用的直到这 completion 的那 instruction 非操作指南 prefetching 将出现当锁是 asserted 当 executing 更多比一个锁 instruction 总是制造确信那里是 6 字节的代号在这终止的这第一锁操作指南和这开始的这第二锁 instruction 锁是驱动高为一个时钟在重置和然后 floated S0 52 O 总线循环状态 S0–S2 是 encoded 至提供总线-transaction information S1 53 O S2 54 O 总线循环状态信息 S2 S1 S0 总线循环 Initiated 0 0 0 中断 Acknowledge 0 0 1 读 IO 0 1 0 写 IO 0 1 1 Halt 1 0 0 操作指南 Fetch 1 0 1 读数据从记忆 1 1 0 写数据至记忆 1 1 1 被动的 (非总线循环) 这状态管脚 float 在 HOLD S2 将是使用作一个 logical MIO indicator 和 S1 作一个 DTR indicator NOTE 管脚 names 在 parentheses 应用至这 80188 7 7

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