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进步 信息
8x930ax 普遍的 串行 总线 (usb) 微控制器
5.4 交流 特性
测试 情况: 电容的 加载 在 所有 管脚 = 50 pf, 上升 和 下降 时间 = 10 ns, f
OSC
= 6 mhz 或者 12 mhz
5.4.1 系统 总线 交流 特性
表格 11. 交流 特性 在 运行 情况
标识 参数
cpu 频率
@ 12 mhz
(m, n = 0)
cpu 频率 (f
CLK
) 能变的
单位
最小值 最大值
T
CLK
1/(cpu 频率) 83.33
(典型)
ns
(1, 2)
T
LHLL
ale 脉冲波 宽度 34.66 (0.5+m)t
CLK
– 7 ns
(3)
T
AVLL
地址 有效的 至 ale 低 26.66 (0.5+m)t
CLK
–
17
ns (3)
T
LLAX
地址 支撑 之后 ale 低 4 4 ns (4)
T
RLRH
(5) rd# 或者 psen# 脉冲波 宽度 73.33 (1+n)t
CLK
– 10 ns (6)
T
WLWH
wr# 脉冲波 宽度 71.33 (1+n)t
CLK
– 12 ns (6)
T
LLRL
(5) ale 低 至 rd# 或者 psen# 低 8 8 ns
T
LHAX
ale 高 至 地址 支撑 40.33 (1+m)t
CLK
– 43 ns (3)
T
RLDV
(5) rd# 或者 psen# 低 至 有效的
数据/操作指南 在
50.33 (1+n)t
CLK
– 33 ns (6)
T
RHDX
(5) 数据/instruct. 支撑 之后 rd# 或者
psen# 高
00 ns
T
RLAZ
(5) rd# 或者 psen# 低 至 地址
Float
00ns
T
RHDZ
1
(5) instruct. float 之后 psen# 高 10 10 ns
T
RHDZ
2
(5) 数据 float 之后 rd# 或者 psen#
高
83.33 T
CLK
ns
T
RHLH
1
(5) psen# 高 至 ale 高
(操作指南)
10 10 ns
T
RHLH
2
(5) rd# 或者 psen# 高 至 ale
高 (数据)
83.33 T
CLK
ns
T
WHLH
wr# 高 至 ale 高 88.33 T
CLK
+ 5 ns
T
AVDV
1
地址 (p0) 有效的 至 有效的
数据/操作指南 在
106.66 (2+m+n)t
CLK
–
63
ns
(3, 6)
注释:
1. 谈及 至 表格 8 在 页 12 为 cpu 发生率 vs. xtal1 发生率.
2. xtal1 频率 是
±
0.25% 为 全部 速 和
±
1.5% 为 低 速.
3. m= 0,1 是 这 扩展 ale 状态.
4. 在 50° c, t
LLAX
= 8 ns
5. 规格 为 psen# 是 完全同样的 至 那些 为 rd#.
6. n= 0,1,2,3 是 这 rd#/psen#/wr# wait 状态.
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