NBLVEP16VR
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产品 信息
这 nblvep16vr 是 一个 ecl/lvpecl 振荡器 增益
平台 和 high−gain 输出 缓存区, 可选择的 输出
使能 和 一个 反馈 缓存区. 这 nblvep16vr 是 一个
解决方案 为 结晶 oscillators 和 saw−based
voltage−controlled oscillators. 设计 versatility 是
增强 和 en, 一个 同步的 输出 使能 管脚 至
eliminate runt 脉冲; en_sel, 一个 输入 状态 选择 管脚
offering lvcmos/lvttl 或者 ecl/lvpecl 水平的 控制
的 en; 和 od_模式, 一个 输出 使不能运转 模式 状态 管脚
这个选择 这 极性 的 这 high−gain 输出’s 无能
状态.
这 nblvep16vr q 和 q
输出 是 完美的 为
反馈 产品 一般 在 结晶 振荡器 增益
blocks. 它们 各自 有 一个 可选择的 on−chip pull−down
电流源. 外部 电阻器 将 是 使用 至 增加 这
pull−down 电流 至 一个 最大 的 25 毫安. 这 qhg 和
QHG
输出 各自 有 一个 optional on−chip pull−down
电流源 的 10 毫安. 当 v
EEP
是 left 打开, 这 10 毫安
输出 电流 来源 是 无能 和 这 qhg 和 qhg
输出 运作 作 标准 ecl/lvpecl. 当 v
EEP
是
连接 至 v
EE
, 这 10 毫安 电流 来源 是 使活动.
这 qhg 和 qhgpull−down 电流 能 是 decreased 用
使用 一个 电阻 连接 从 v
EEP
至 v
EE
. 看 电流
源 真实 表格 为 功能 和 选项.
这 输出 使能 输入 管脚, en, 是 同步 和 这
d 和 d
数据 输入 信号 在 一个 方法 那 furnishes glitchless
gating 的这 qhg 和 qhg输出 和 准许 持续的
振荡器 运作. 为 产品 那 需要 输出
使能 控制, 这 nblvep16vr 提供 expanded
输出 使能 selectability. 这 逻辑 水平的 的 这 输入 状态
选择 管脚, en_sel, 将 决定 whether 这 en 管脚
accepts ecl/lvpecl 或者 lvcmos/lvttl 逻辑 水平.
这 输出 使不能运转 模式 状态 管脚, od_模式, adds
函数的 flexibility 用 给 这 设计者 一个 选择 的 这
qhg 输出’ 极性 当 这些 high−gain 输出 是
无能. 为 例子, 和 od_模式 低 和
en 低 (lvpecl), 这 输入 是 passed 至 这 输出 和
这 数据 输出 相等 这 数据 输入. 如果 这 d 输入 是 低
当这 en 变得 高, 这 next 数据 转变 至 一个 高
是 ignored 和 qhg 仍然是 低 和 qhg
仍然是
高. 这 next 积极的 转变 的 这 数据 输入 是 不
passed 在 至 这 qhg 输出 下面 这些 情况. 这
qhg 和 qhg
输出 仍然是 在 它们的 无能 状态 作 长
作 这 en 输入 是 使保持 高. 这 en 输入 有 非 影响
在 这 q 或者 q输出 和 这 数据 输入 是 passed 在 至
这些 输出 whether en 是 高 或者 低. 当 这 数据
输入 是 高 和 en 变得 高, 它 将 强迫 qhg 低
和 qhg
高 在 这 next 负的 转变 的 这 d
输入. 这个 配置 是 完美的 为 结晶 振荡器
产品 在哪里 这 振荡器 能 是 free−running 和
qhg/qhg
门 在 和 止 synchronously 没有 adding
extracounts 至 这 输出. 看 真实 表格 和 定时 图解
为 详细地 使能 功能 和 选项.
这 nblvep16vr 提供 一个 v
BB
和 内部的 470
偏差 电阻器 从 d 至 v
BB
和 d 至 v
BB
为 交流 结合
single−ended 或者 差别的 输入 信号(s). 这 v
bb_adj
管脚 是 使用 为 2.5 v single−ended 运作 当 它 是
连接 至 v
CC
. 这 v
BB
输出 电流 源/下沉
能力 能 支持 一个 强健的 1.5 毫安.
为single−ended 输入 情况, 这 unused differential
输入 是 内部 连接 至 v
BB
作 一个 切换 涉及
电压. 分离 v
BB
和 v
CC
和 一个 0.01
f 电容.
这个 内部的 v
BB
将 rebias 交流 结合 输入(s). 输入 d
或者 d必须 是 信号 驱动 或者 自动 振动 将 结果.
Q
Q
D
od_模式
EN
QHG
QHG
D
(pecl)
(cmos)
en_sel 高 (打开)
en_sel 低
(短接 至 v
EE
)
图示 5. 定时 图解
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