80960ja/jf/jd/jt 3.3 v 微处理器
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进步 信息 数据手册
表格 4.
管脚 描述 — 处理器 控制 信号, 测试 信号 和 电源
名字 类型 描述
CLKIN I
时钟
输入
提供 这 处理器’s 基本的 时间 根基; 两个都 这 处理器
核心 和 这 外部 总线 run 在 这 clkin 比率. 所有 输入 和 输出 timings 是
指定 相关的 至 一个 rising clkin 边缘.
重置
I
一个(l)
重置
initializes 这 处理器 和 clears 它的 内部的 逻辑. 在 重置, 这
处理器 places 这 地址/数据 总线 和 控制 输出 管脚 在 它们的 空闲 (inactive)
states.
在 重置, 这 输入 管脚 是 ignored 和 这 例外 的 锁
/once, stest
和 支撑.
这 重置
管脚 有 一个 内部的 synchronizer. 至 确保 predictable 处理器
initialization 在 电源 向上, 重置
必须 是 asserted 一个 最小 的 10,000 clkin
循环 和 v
CC
和 clkin 稳固的. 在 一个 warm 重置, 重置应当 是 asserted 为
一个 最小 的 15 循环.
STEST
I
s(l)
自 测试
使能 或者 使不能运转 这 处理器’s 内部的 自-测试 特性 在
initialization. stest 是 examined 在 这 终止 的 重置. 当 stest 是 asserted, 这
处理器 执行 它的 内部的 自-测试 和 这 外部 总线 信心 测试. 当
stest 是 deasserted, 这 处理器 执行 仅有的 这 外部 总线 信心 测试.
0 = 自 测试 无能
1 = 自 测试 使能
失败
O
r(0)
h(q)
p(1)
失败
indicates 一个 失败 的 这 处理器’s 建造-在 自-测试 执行 在
initialization. 失败
是 asserted 立即 在之上 重置 和 toggles 在 自-测试 至
表明 这 状态 的 单独的 tests:
• 当 自-测试 passes, 这 处理器 deasserts 失败
和 begins 运作 从
用户 代号.
• 当 自-测试 失败, 这 处理器 asserts 失败
和 然后 stops executing.
0 = 自 测试 failed
1 = 自 测试 passed
TCK I
测试 时钟
是 一个 cpu 输入 这个 提供 这 clocking 函数 为 ieee 1149.1
boundary scan 测试 (jtag). 状态 信息 和 数据 是 clocked 在 这
处理器 在 这 rising 边缘; 数据 是 clocked 输出 的 这 处理器 在 这 下落 边缘.
TDI
I
s(l)
测试 数据 输入
是 这 串行 输入 管脚 为 jtag. tdi 是 抽样 在 这 rising
边缘 的 tck, 在 这 变换-ir 和 变换-dr states 的 这 测试 进入 端口.
TDO
O
r(q)
hq)
p(q)
测试 数据 输出
是 这 串行 输出 管脚 为 jtag. tdo 是 驱动 在 这 下落
边缘 的 tck 在 这 变换-ir 和 变换-dr states 的 这 测试 进入 端口. 在
其它 时间, tdo floats. tdo 做 不 float 在 once 模式.
TRST
I
一个(l)
测试 重置
asynchronously resets 这 测试 进入 端口 (tap) 控制 函数
的 ieee 1149.1 boundary scan 测试 (jtag). 当 使用 这 boundary scan
特性, 连接 一个 pulldown 电阻 在 这个 管脚 和 v
SS
. 如果 tap 是 不 使用,
这个 管脚 必须 是 连接 至 v
SS
; 不管怎样, 非 电阻 是 必需的. 看 部分 4.3,
“connection recommendations” 在 页 40.
TMS
I
s(l)
测试 模式 选择
是 抽样 在 这 rising 边缘 的 tck 至 选择 这 运作 的
这 测试 逻辑 为 ieee 1149.1 boundary scan 测试.
V
CC
–
电源
管脚 将 为 外部 连接 至 一个 v
CC
板 平面.
VCCPLL
–
pll 电源
是 一个 独立的 v
CC
供应 管脚 为 这 阶段 锁 循环 时钟 发生器. 它
是 将 为 外部 连接 至 这 v
CC
板 平面. 在 嘈杂的 环境,
增加 一个 简单的 绕过 过滤 电路 至 减少 噪音-induced 时钟 jitter 和 它的 影响
在 定时 relationships.
VCC5
–
5 v 涉及 电压
输入 是 这 涉及 电压 为 这 5 v-tolerant i/o
缓存区. 这个 信号 应当 是 连接 至 +5 v 为 使用 和 输入 这个 超过
3.3 v. 如果 所有 输入 是 从 3.3 v 组件, 这个 管脚 应当 是 连接 至 3.3 v.
V
SS
–
地面
管脚 将 为 外部 连接 至 一个 v
SS
板 平面.
NC
–
非 连接
管脚. 做 不 制造 任何 系统 连接 至 这些 管脚.
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