AD9054A
–13–rev. b
数字的 输入
snr 效能 是 直接地 related 至 这 抽样 时钟 sta-
bility 在 一个/d 转换器, 特别 为 高 输入 发生率
和 宽 带宽. 一个 低 jitter 时钟 (<10 ps @ 100 mhz)
是 essential 为 最佳的 效能 当 digitizing 信号
那 是 不 presampled.
encode 和 数据 选择 (ds) 能 是 驱动 differentially 或者
单独的-结束. 为 单独的-结束 运作, 这 complement
输入 (
ENCODE
,
DS
) 是 内部 片面的 至 v
DD
/3 (~1.5 v)
用 一个 高 阻抗 在-碎片 电阻 分隔物 (图示 5), 但是
它们 将 是 externally 驱动 至 establish 一个 alternate 门槛
如果 desired. 一个 0.1
µ
f 解耦 电容 至 地面 是 sufficient
至 维持 一个 门槛 适合的 为 ttl 或者 cmos 逻辑.
当 驱动 differentially, encode 和 ds 将 accommo-
日期 差别的 信号 集中 在 1.5 v 和 4.5 v 和
一个 总的 差别的 摆动
≥
800 mv (v
ID
≥
400 mv).
便条 这 6-二极管 时钟 输入 保护 电路系统 在 图示 5.
这个 限制 这 差别的 输入 电压 至 ~
±
2.1 v. 当 这
二极管 转变 在, 电流 是 限制 用 这 300
Ω
序列 电阻.
exceeding 2.1 v 横过 这 差别的 输入 将 有 非 im-
pact 在 这 效能 的 这 转换器, 但是 是 知道 的 这
时钟 信号 扭曲量 那 将 是 生产 用 这 非线性的
阻抗 在 这 转换器.
时钟
时钟
ENC
ENC
V
ih d
V
ic m
V
il d
时钟 ENC
ENC
V
ih d
V
ic m
V
il d
0.1
F
V
ID
V
ID
一个. 驱动 差别的 输入 differentially
b. 驱动 差别的 输入 单独的-endedly
图示 34. 输入 信号 水平的 定义
单独的 端口 模式
当 运作 在 一个 单独的 端口 模式 (
DEMUX
= 高), 这
定时 的 这 ad9054a 是 类似的 至 任何 高 速 一个/d con-
verter (图示 1).
一个 样本 是 带去 在 每 rising 边缘 的 encode, 和 这
结果 数据 是 生产 在 这 输出 管脚 下列的 这
fourth rising 边缘 的 encode 之后 这 样本 是 带去
(四 pipeline 延迟). 这 输出 数据 是 有效的 t
PD
之后 这
rising 边缘 的 encode, 和 仍然是 有效的 直到 在 least t
V
之后
这 next rising 边缘 的 encode.
这 最大 时钟 比率 是 指定 作 100 msps. 这个 是
推荐 因为 这 有保证的 输出 数据 有效的 时间
相等 这 时钟 时期 (1/f
S
) minus 这 输出 传播
延迟 (t
PD
) 加 这 输出 有效的 时间 (t
V
), 这个 comes 至
4.8 ns 在 100 mhz. 这个 是 关于 作 快 作 标准 逻辑 是 能
至 俘获 这 数据 和 合理的 设计 margins. 这 ad9054a
将 运作 faster 在 单独的-频道 模式 如果 你 是 能 至
俘获 这 数据.
当 运行 在 单独的-频道 模式, 这 输出 在 端口 b
是 使保持 静态的 在 一个 随机的 状态.
图示 35 显示 这 ad9054a 使用 在 单独的-频道 输出
模式. 这 相似物 输入 (
±
0.5 v) 是 交流 结合 和 这 encode
输入 是 驱动 用 一个 ttl 水平的 信号. 这 碎片’s 内部的 谈及-
ence 是 使用.
VIN
0.1
F
+5V
1k
0.1
F
0.1
F
NC
时钟
vref 输出
vref 在
AIN
AIN
DEMUX
AD9054A
DS
DS
ENC
ENC
一个 端口
nc = 非 连接
图示 35. 单独的 端口 mode—ac-结合 input—single-
结束 encode
双 端口 模式
在 双 端口 模式 (
DEMUX
= 低), 这 转换 结果
是 alternated 在 这 二 输出 端口 (图示 2). 这个
限制 这 数据 输出 比率 在 也 端口 至 1/2 这 转换
比率 (encode), 和 支持 转换 在 向上 至 200 msps
和 ttl/cmos 兼容 接口. 双 频道 模式 是
必需的 为 有保证的 运作 在之上 100 msps, 但是 将 是
使能 在 任何 指定 转换 比率.
这 multiplexing 是 控制 内部 通过 一个 时钟 分隔物,
这个 introduces 一个 程度 的 ambiguity 在 这 端口 assignments.
图示 2 illustrates 那, 较早的 至 同步, 也 端口 一个
或者 端口 b 将 生产 这 甚至 或者 odd 样本. 这个 是 re-
solved 用 exercising 这 数据 同步 (ds) 控制, 一个 差别的
输入 (完全同样的 至 这 encode 输入), 这个 facilitates opera-
tion 在 高 速.
在 least once 之后 电源-向上, 和 较早的 至 使用 这 转换
数据, 这 部分 needs 至 是 同步 用 一个 下落 边缘 (或者 一个
积极的-going 脉冲波) 在 ds (observing 建制 和 支撑 时间
和 遵守 至 encode). 如果 这 转换器’s 内部的 定时 是
在 conflict 和 这 ds 信号 当 它 是 exercised, 然后 二 数据
样本 (一个 在 各自 端口) 是 corrupted 作 这 转换器 是
resynchronized. 这 转换器 然后 生产 数据 和 一个
知道 阶段 relationship 从 那 要点 向前.
便条 那 如果 这 转换器 是 already 合适的 同步, 这
ds 脉冲波 有 非 效应 在 这 输出 数据. 这个 准许 这 con-
verter 至 是 continuously resynchronized 用 一个 脉冲波 在 1/2 这
encode 比率. 这个 信号 是 常常 有 在里面 一个 系统, 作
它 代表 这 主控 时钟 比率 为 这 demultiplexed 输出
数据. 的 航线, 一个 单独的 ds 信号 将 是 使用 至 同步
多样的 一个/d 转换器 在 一个 multichannel 系统.
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