NT7501
8
D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1
12345 6 78910
11
12 13 14
CS2
SI
SCL
A0
1
CS
图示 1.
碎片 选择 输入
这 nt7501 有 二 碎片 选择 焊盘,
1CS 和 cs2 能 接口 至 一个 微处理器 当 1CS 是 低 和 cs2 是 高.
当 这些 焊盘 是 设置 至 任何 其它 结合体, d0 至 d7 是 高 阻抗 和 a0, e 和
WR
输入 是 无能.
当 这 串行 输入 接口 是 选择. 这 变换 寄存器 和 计数器 是 重置.
进入 至 显示 数据 内存 和 内部的 寄存器
这 nt7501 能 执行 一个 序列 的 pipeline 处理 在 这 lsi’s 使用 这 总线 holder 的 这 内部的 数据 总线 在 顺序
至 相一致 这 运行 频率 的 这 显示 内存 和 这 内部的 寄存器 和 那 的 这 微处理器. 为 例子, the
微处理器 读 数据 从 这 显示 内存 在 这 第一 读 (dummy) 循环, stores 它 在 这 总线 holder 和 输出 它 面向
这 系统 总线 在 这 next 数据 读 循环.
也, 这 微处理器 temporarily stores 显示 数据 在 这 总线 holder, 和 stores 它 在 这 显示 内存 直到 这 next dat一个
写 循环 开始.
当 viewed 从 这 微处理器, 这 nt7501 进入 速 非常 取决于 在 这 循环 时间 相当 比 这 进入
时间 至 这 显示 内存 (t
ACC
). 它 显示 这 数据 转移 速 至/从 这 微处理器 能 增加. 如果 这 循环 时间 是
inappropriate, 这 微处理器 能 insert 这 nop 操作指南 那 是 相等的 至 这 wait 循环 建制. 不管怎样, 那里 是一个
restriction 在 这 显示 内存 读 sequence. 当 一个 地址 是 设置, 这 指定 地址 数据 是 不 输出 在 这 读
操作指南 立即 下列的. instead, 这 地址 数据 是 输出 仅有的 在 第二 数据 读. 一个 单独的 dummy 读 必须
是 inserted 之后 这 地址 建制 和 之后 写 循环 (谈及 至 figure2).
N n n+1
n+2
数据
总线 holder
MPU
内部的
定时
Incremented
n n+1
N N+1 N+2
Preset
N
设置 地址 n dummy 读 数据 读 地址 n 数据 读 地址 n+1
N
地址 preset
读 信号
column 地址
r/w
E
A0
图示 2.
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