lucent 科技 公司 13
数据 薄板
六月 1999
ORCA
序列 2 fpgas
可编程序的 逻辑 cells
(持续)
同步的 记忆 modes—sspm 和 sdpm
这 毫安/mb 异步的 记忆 模式 描述
先前 准许 这 pfu 至 执行 作 一个 16 x 4
(64 位) 单独的-port 内存. synchronously writing 至 这个
内存 需要 这 写-使能 控制 信号 至 是
gated 和 这 时钟 在 另一 pfu 至 create 一个 写
脉冲波. 至 使简化 这个 符合实际, 这 序列 2 设备
包含 一个
同步的 单独的-端口 记忆
(sspm)
模式, 在哪里 这 一代 的 这 写 脉冲波 是 完毕
在 各自 pfu.
和 sspm 模式, 这 全部 lut 变为 一个 16 x 4
内存, 作 显示 在 图示 14. 在 这个 模式, 这 输入
ports 是 写 使能 (我们), 写-端口 使能 (wpe),
读/写 地址 (a[3:0]), 和 写 数据 (wd[3:0]).
至 synchronously 写 这 内存, 我们 (输入 在 a4)
和 wpe (输入 在 也 c0 或者 cin) 是 latched 和
anded 一起. 这 结果 的 这个 和 函数 是 sent
至 一个 脉冲波 发生器 在 这 lut, 这个 写 这 内存
同步的 至 这 内存 时钟. 这个 内存 时钟 是 这
一样 一个 sent 至 这 pfu latches/ffs; 不管怎样, 如果 nec-
essary, 它 能 是 programmably inverted.
5-4642(f).r1
图示 14. sspm mode—16 x 4 同步的
单独的-端口 记忆
这 写 地址 (wa[3:0]) 和 写 数据 (wd[3:0])
是 也 latched 用 这 内存 时钟 在 顺序 至 使简化
这 定时. 读 数据 从 这 内存 是 完毕 asyn-
chronously; 因此, 这 读 地址 (ra[3:0]) 是 不
latched. 这 结果 从 这 读 运作 是 放置 在
这 lut 输出 (f[3:0]). 这 f[3:0] 数据 输出 能
是 routed 输出 的 这 pfu 或者 sent 至 这 获得/ff d[3:0]
输入.
那里 是 二 方法 至 使用 这 latches/ffs 在 conjunc-
tion 和 这 sspm. 如果 这 阶段 的 这 获得/ff 时钟
和 这 内存 时钟 是 这 一样, 仅有的 一个 读 地址
或者 写 地址 能 是 有提供的 至 这 内存 那
满足 这 同步的 定时 (所需的)东西 的 两个都
这 内存 时钟 和 获得/ff 时钟. 因此, 也 一个
写 至 这 内存 或者 一个 读 从 这 内存 能 是 完毕
在 各自 时钟 循环, 但是 不 两个都. 如果 这 内存 时钟 是
inverted 从 这 获得/ff 时钟, 然后 两个都 一个 写 至
这 内存 和 一个 读 从 这 内存 能 出现 在 各自
时钟 循环. 这个 是 完毕 用 adding 一个 外部 写
地址/读 地址 多路调制器 作 显示 在
图示 15.
这 写 地址 是 有提供的 在 这 阶段 的 这 时钟
那 准许 为 建制 至 这 内存 时钟, 和 这 读
地址 是 有提供的 在 这 阶段 的 这 时钟 那
准许 这 读 数据 至 是 设置 向上 至 这 获得/ff 时钟.
如果 一个 高等级的-速 内存 是 必需的 那 准许 两个都 一个
读 和 写 在 各自 时钟 循环, 这 同步的
双-端口 记忆 模式 (sdpm) 能 是 使用, 自从 它
做 不 需要 这 使用 的 一个 外部 多路调制器.
5-4644(f).r1
图示 15. sspm 和 读/写 每 时钟 循环
我们
WPE
A4
DQ
DQ
cin, c0
a[3:0]
wd[3:0]
WR
wa[3:0]
ra[3:0]
wd[3:2]
HLUTA
F3
F2
DQ
DQ
WR
wa[3:0]
ra[3:0]
wd[1:0]
HLUTB
F1
F0
写 脉冲波
发生器
a[3:0], b[3:0]
wd[3:0]
我们
一个
WD
内存 clk
写 地址
读 地址
0
1
WPE
SSPM
时钟
DQ
PFU
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