rev. 0
ad5544/ad5554
–14–
串行 数据 接口
这 ad5544/ad5554 使用 一个 3-线 (
CS
, sdi, clk) spi com-
patible 串行 数据 接口. 串行 数据 的 ad5544 和 ad5554
是 clocked 在 这 串行 输入 寄存器 在 一个 18-位 和 16-位
数据-文字 format 各自. msb 位 是 承载
fi
rst. 表格
ii de
fi
nes 这 18 数据-文字 位 为 ad5544. 表格 iii de
fi
nes
这 16 数据-文字 位 为 ad5554. 数据 是 放置 在 这 sdi
管脚, 和 clocked 在 这 寄存器 在 这 积极的 时钟 边缘 的
clk 主题 至 这 数据 建制 和 数据 支撑 时间 (所需的)东西
speci
fi
ed 在 这 接口 定时 speci
fi
cations. 数据 能 仅有的
是 clocked 在 当 这
CS
碎片 选择 管脚 是 起作用的 低. 为
ad5544, 仅有的 这 last 18 位 clocked 在 这 串行 寄存器 将
是 interrogated 当 这
CS
管脚 returns 至 这 逻辑 高 状态,
extra 数据 位 是 ignored. 为 ad5554, 仅有的 这 last 16 位
clocked 在 这 串行 寄存器 将 是 interrogated 当 这
CS
管脚 returns 至 这 逻辑 高 状态. 自从 大多数 微控制器
输出 串行 数据 在 8-位 字节, 三 正确的-justi
fi
ed 数据 字节
能 是 写 至 这 ad5544. keeping 这
CS
线条 低 在
这
fi
rst, 第二, 和 第三 字节 transfers 将 结果 在 一个 success-
ful 串行 寄存器 更新. similarly, 二 正确的-justi
fi
ed 数据 字节
能 是 写 至 这 ad5554. keeping 这
CS
线条 低 在
这
fi
rst 和第二 字节 转移 将 结果 在 一个 successful 串行
寄存器 更新.
once 这 数据 是 合适的 排整齐 在 这 变换 寄存器, 这 posi-
tive 边缘 的 这
CS
initiates 这 转移 的 新 数据 至 这 目标
dac 寄存器, 决定 用 这 解码 的 地址 位 a1
和 a0. 为 ad5544, tables i, iii, v, 和 图示 2 de
fi
ne 这
特性 的 这 软件 串行 接口. 为 ad5554,
tables ii, iv, v, 和 图示 3 de
fi
ne 这 特性 的 这
软件 串行 接口. 计算数量 8 和 9 显示 这 相等的
逻辑 接口 为 这 关键 数字的 控制 管脚 为 ad5544.
ad5554 有 类似的 con
fi
guration, 除了 和 14 数据 位.
二 额外的 管脚
RS
和 msb 提供 硬件 控制
在 这 preset 函数 和 dac 寄存器 加载. 如果 这些
功能 是 不 需要, 这
RS
管脚 能 是 系 至 逻辑 高.
这 异步的 输入
RS
管脚 forces 所有 输入 和 dac regis-
ters 至 也 这 零-代号 状态 (msb = 0), 或者 这 half-规模
状态 (msb = 1)
输入
寄存器
R
输入
寄存器
R
输入
寄存器
R
输入
寄存器
R
dac 一个
B
C
D
2:4
DECODE
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
A0
A1
EN
16
dac d
寄存器
R
dac c
寄存器
R
dac b
寄存器
R
dac 一个
寄存器
R
电源-
在
重置
dac b
dac c
dac d
dac 一个
AD5544
V
REF
一个 b c d
V
DD
R
FB
一个
I
输出
一个
一个
地
一个
R
FB
B
I
输出
B
一个
地
B
R
FB
C
I
输出
C
一个
地
C
R
FB
D
I
输出
D
一个
地
D
一个
地
F
DGND MSB
LDAC RS
V
SS
设置
MSB
设置
MSB
SDO
SDI
CLK
CS
图示 8. 系统 水平的 数字的 接合
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