12 altera 公司
cyclone fpga 家族 数据 薄板 初步的 信息
正常的 模式
这 正常的 模式 是 合适的 为 一般 逻辑 产品 和
combinatorial 功能. 在 正常的 模式, 四 数据 输入 从 这 lab
local interconnect 是 输入 至 一个 四-输入 lut (看图示 6). 这
quartus ii compiler automatically 选择 这 carry-在 或者 这
data3
信号
作 一个 的 这 输入 至 这 lut. 各自 le 能 使用 lut chain 连接 至
驱动 它的 combinatorial 输出 直接地 至 这 next le 在 这 lab.
异步的 加载 数据 为 这 寄存器 comes 从 这
data3
输入 的
这 le. les 在 正常的 模式 支持 packed 寄存器.
图示 6. le 在 正常的 模式
便条 至图示 6:
(1) 这个 信号 是 仅有的 允许 在 正常的 模式 如果 这 le 是 在 这 终止 的 一个 adder/subtractor chain.
data1
4-输入
LUT
data2
data3
cin (从 cout
的 previous le)
data4
addnsub (lab 宽)
时钟 (lab 宽)
ena (lab 宽)
aclr (lab 宽)
aload
(lab 宽)
ald/前
CLRN
D
Q
ENA
一个 数据
sclear
(lab 宽)
sload
(lab 宽)
寄存器 chain
连接
lut chain
连接
寄存器
chain 输出
行, column, 和
直接 link routing
行, column, 和
直接 link routing
local routing
寄存器 反馈
(1)