飞利浦 半导体 产品 数据
P82B96双 bi-directional 总线 缓存区
2004 三月 26
7
SCL
SCL
SDA
SDA
P82B96
3 – 20 m cables
su01785
P82B96
V
CC1
+v 缆索 驱动
V
CC
I
2
c/ddc
主控
地
S
X
S
Y
R
X
T
X
R
Y
T
Y
BC
847B
470 k
Ω
4K7
I
2
c/ddc
R
X
T
X
R
Y
T
Y
V
CC
V
CC1
V
CC2
S
X
S
Y
地
I
2
c/ddc
从动装置
pc/tv 接受者/解码器 盒
监控/flat tv
video 信号
R
G
B
100 k
Ω
BC
847B
100 nf
470 k
Ω
+v 缆索 驱动
图示 4. 扩展 一个 dcc 总线
图示 4 显示 如何 一个 主控 i
2
c-总线 能 是 保护 相反
短的 电路 或者 failures 在 产品 那 包含 plug/插座
连接 和 长 cables 那 将 变为 损坏. 一个 简单的
电路 是 增加 至 监控 这 sda 总线 和 如果 它的 低 时间 超过
这 设计 值 然后 这 主控 总线 是 disconnected. p82b96 将
自由 所有 它的 i/os 如果 它的 供应 是 移除, 所以 一个 选项 是 至 连接
它的 v
CC
至 这 输出 的 一个 逻辑 门 从, say, 这 74lvc 家族. 这
sda 和 scl 线条 可以 是 安排时间 和 v
CC
无能 通过 这 门 如果
一个 或者 其它 线条 超过 一个 设计 值 的 ‘low’ 时期 作 在
图示 28 的 an255
. 如果 这 供应 电压 的 逻辑 门 restricts 这
选择 的 v
CC
供应 然后 这 低-费用 分离的 电路 在 图示 4
能 是 使用. 如果 这 sda 线条 是 使保持 低, 这 100 nf 电容 将
承担 和 这 r
y
输入 将 是 牵引的 对着 v
CC
. 当 它
超过 v
CC
/2 这 r
y
输入 将 设置 这 s
y
输入 高, 这个 在
实践 意思 simply releasing 它.
在 这个 例子 这 scl 线条 是 制造 uni-directional 用 tying 这 r
x
管脚 至 v
CC
. 这 状态 的 这 缓冲 scl 线条 不能 影响 这
主控 时钟 线条 这个 是 允许 当 时钟-stretching 是 不
必需的. 它 是 简单的 至 增加 一个 额外的 晶体管 或者 二极管 至
控制 这 r
x
输入 在 这 一样 方法 作 r
y
当 需要. 这 +v
缆索 驱动 能 是 任何 电压 向上 至 15 v 和 这 总线 将 是 run 在
一个 更小的 阻抗 用 selecting 拉-向上 电阻器 为 一个 静态的 下沉
电流 向上 至 30 毫安. v
CC1
和 v
CC2
将 是 选择 至 合适 这
连接 设备. 因为 ddc 使用 相当地 低 speeds
(<100 khz), 这 缆索 长度 是 不 restricted 至 20 m 用 这 i
2
C
signalling, 但是 它 将 是 限制 用 这 video signalling.
图示 5 显示 那 p82b96 能 达到 高 时钟 比率 在 长
cables. 当 calculating 和 lumped 线路 电容 产量
合理的 approximations 至 真实的 定时, 甚至 25 计量表 的 缆索
是 更好的 treated 使用 传递 线条 theory. flat ribbon cables
连接 作 显示, 和 这 总线 信号 在 这 outer 边缘, 将
有 一个 典型的 阻抗 在 这 范围 100 – 200
Ω
. 为
simplicity 它们 不能 是 terminated 在 它们的 典型的
阻抗 但是 一个 实际的 compromise 是 至 使用 这 最小
拉-向上 允许 为 p82b96 和 放置 half 这个 末端 在 各自
终止 的 这 缆索. 当 各自 拉-向上 是 在下 330
Ω
, 这 rising 边缘
波形 有 它们的 第一 电压 ‘step’ 水平的 在之上 这 逻辑
门槛 在 rx 和 缆索 定时 calculations 能 是 为基础 在 这
快 上升/下降 时间 的 resistive 加载 加 简单的 一个-方法
传播 延迟. 当 这 拉-向上 是 大, 但是 在下 750
Ω
, 这
门槛 在 rx 将 是 crossed 之后 一个 信号 reflection. 所以 在 这
sending 终止 它 是 crossed 之后 2 时间 这 一个-方法 传播
延迟 和 在 这 接到 终止 之后 3 时间 那 传播 延迟.
为 flat cables 和 partial 塑料 dielectric 绝缘 (用 使用 outer
cores) 这 一个-方法 传播 延迟 将 是 关于 5 ns/计量表.
这 10% 至 90% 上升 和 下降 时间 在 这 缆索 将 是 在
20 ns 和 50 ns, 所以 它们的 延迟 contributions 是 小. 那里 将 是
ringing 在 下落 edges 那 能 是 damped, 如果 必需的, 使用
肖特基 二极管 作 显示.
当 这 主控 scl 高 和 低 时期 能 是 编写程序
separately, e.g. 使用 控制 寄存器 i2sclh 和 i2scll 的
89lpc932, 这 timings 能 准许 为 总线 延迟. 这 低 时期
应当 是 编写程序 至 达到 这 最小 1300 ns 加 这
网 延迟 在 这 从动装置’s 回馈 数据 信号 造成 用 总线 和
缓存区 延迟. 这 longest 数据 延迟 是 这 总 的 这 延迟 的 这
下落 边缘 的 scl 从 主控 至 从动装置 和 这 延迟 的 这 rising
边缘 的 sda 从 从动装置 数据 至 主控. 因为 这 缓存区 将
‘stretch’ 这 编写程序 scl 低 时期, 这 真实的 scl
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