60 管脚 描述
这 下列的 describes 这 函数 的 所有 UART pins 一些
的 这些 描述 涉及 内部的 circuits
在 这 下列的 descriptions 一个 低 代表 一个 逻辑 0 (0v
名义上的) 和 一个 高 代表 一个 逻辑 1 (
一个
24V 名义上的)
A0 A1 A2
寄存器 Select 管脚 26–28 地址 信号
连接 至 这些 3 输入 选择 一个 UART 寄存器 为 这
CPU 至 读 从 或者 写 至 在 数据 transfer 一个 表格 的
寄存器 和 它们的 地址 是 显示 below 便条 那 这
状态 的 这 Divisor 获得 进入 位 (dlab) 这个 是 这
大多数 重大的 位 的 这 线条 控制 Register affects 这
选择 的 确实 UART registers 这 DLAB 必须 是 设置
高 用 这 系统 软件 至 进入 这 波特 发生器
Divisor Latches
寄存器 地址
DLAB 一个
2
一个
1
一个
0
寄存器
0 0 0 0 接受者 缓存区 (读)
传输者 支持
寄存器 (写)
0 0 0 1 中断 使能
X 0 1 0 中断 Identification (读)
X 0 1 0 先进先出 控制 (写)
X 0 1 1 线条 控制
X 1 0 0 MODEM 控制
X 1 0 1 线条 状态
X 1 1 0 MODEM 状态
X 1 1 1 Scratch
1 0 0 0 Divisor 获得
(least 重大的 字节)
1 0 0 1 Divisor 获得
(大多数 重大的 字节)
ADS
地址 Strobe 管脚 25 这 积极的 边缘 的 一个 起作用的
地址 Strobe (ads
) 信号 latches 这 寄存器 选择
(a0 A1 a2) 和 碎片 选择 (cs0 CS1 cs2) signals
Note
一个 起作用的 ADS 输入 是 必需的 当 这 寄存器 选择 (a0 A1 a2)
和 碎片 选择 (cs0 CS1 cs2) 信号 是 不 稳固的 为 这 dura-
tion 的 一个 读 或者 写 operation 如果 不 required 系 这 ADS
输入
permanently low
BAUDOUT
波特 Out 管脚 15 这个 是 这 16
c
时钟 信号
从 这 传输者 部分 的 这 UART 这 时钟 比率 是
equal 至 这 主要的 涉及 振荡器 频率 分隔 用
这 指定 divisor 在 这 波特 发生器 Divisor Latches
这 BAUDOUT
将 也 是 使用 为 这 接受者 部分 用
tying 这个 输出 至 这 RCLK 输入 的 这 chip
CS0 CS1 CS2
碎片 Select 管脚 12–14 当 CS0 和
CS1 是 高 和 CS2
是 low 这 碎片 是 selected 这个
使能 交流 在 这 UART 和 这 CPU
这 积极的 边缘 的 一个 起作用的 地址 Strobe 信号 获得-
es 这 解码 碎片 选择 signals 完成 碎片 selec-
tion 如果 ADS
是 总是 low 有效的 碎片 选择 应当 stabilize
符合 至 这 t
CSW
parameter
CTS
Clear 至 Send 管脚 36 当 low 这个 indicates 那
这 MODEM 或者 数据 设置 是 准备好 至 exchange data 这 CTS
信号 是 一个 MODEM 状态 输入 谁的 情况 能 是
测试 用 这 CPU 读 位 4 (cts) 的 这 MODEM 状态
Register 位 4 是 这 complement 的 这 CTS
signal 位 0
(dcts) 的 这 MODEM 状态 寄存器 indicates whether
这 CTS
输入 有 changed 状态 自从 这 previous 读
的 这 MODEM 状态 Register CTS
有 非 效应 在 这
Transmitter
Note
Whenever 这 CTS 位 的 这 MODEM 状态 寄存器 改变 state
一个 中断 是 发生 如果 这 MODEM 状态 中断 是 enabled
D
7
–D
0
数据 Bus 管脚 1–8 这个 总线 comprises 第八 触发-
状态 inputoutput lines 这 总线 提供 双向的
communications 在 这 UART 和 这 CPU Data
控制 words 和 状态 信息 是 transferred 通过 这
D
7
–D
0
数据 Bus
DCD
数据 运输车 Detect 管脚 38 当 low indicates 那
这 数据 运输车 有 被 发现 用 这 MODEM 或者 数据
set 这 DCD
信号 是 一个 MODEM 状态 输入 谁的 condi-
tion 能 是 测试 用 这 CPU 读 位 7 (dcd) 的 这
MODEM 状态 Register 位 7 是 这 complement 的 这
DCD
signal 位 3 (ddcd) 的 这 MODEM 状态 寄存器
indicates whether 这 DCD
输入 有 changed 状态 自从
这 previous 读 的 这 MODEM 状态 Register DCD
有 非 效应 在 这 receiver
Note
Whenever 这 DCD 位 的 这 MODEM 状态 寄存器 改变 state
一个 中断 是 发生 如果 这 MODEM 状态 中断 是 enabled
DDIS
驱动器 Disable 管脚 23 这个 变得 低 whenever 这
CPU 是 读 数据 从 这 UART 它 能 使不能运转 或者 控制
这 方向 的 一个 数据 总线 transceiver 在 这 CPU
和 这 UART
DSR
数据 设置 Ready 管脚 37 当 low 这个 indicates 那
这 MODEM 或者 数据 设置 是 准备好 至 establish 这 communi-
cations link 和 这 UART 这 DSR
信号 是 一个 MODEM
状态 输入 谁的 情况 能 是 测试 用 这 CPU
读 位 5 (dsr) 的 这 MODEM 状态 Register 位 5 是
这 complement 的 这 DSR
signal 位 1 (ddsr) 的 这
MODEM 状态 寄存器 indicates whether 这 DSR
输入
有 changed 状态 自从 这 previous 读 的 这 mo-
DEM 状态 Register
Note
Whenever 这 DDSR 位 的 这 MODEM 状态 寄存器 改变
state 一个 中断 是 发生 如果 这 MODEM 状态 中断 是 en-
abled
DTR
数据 终端 Ready 管脚 33 当 low 这个 informs
这 MODEM 或者 数据 设置 那 这 UART 是 准备好 至 establish
一个 communications link 这 DTR
输出 信号 能 是 设置 至
一个 起作用的 低 用 程序编制 位 0 (dtr) 的 这 MODEM
控制 寄存器 至 一个 高 level 一个 主控 重置 运作
sets 这个 信号 至 它的 inactive (高) state 循环 模式 opera-
tion holds 这个 信号 在 它的 inactive state
INTR
Interrupt 管脚 30 这个 管脚 变得 高 whenever 任何
一个 的 这 下列的 中断 类型 有 一个 起作用的 高 condi-
tion 和 是 使能 通过 这 IER 接受者 错误 Flag re-
ceived 数据 Available timeout (先进先出 模式 仅有的) transmit-
ter 支持 寄存器 Empty 和 MODEM Status 这 INTR
信号 是 重置 低 在之上 这 适合的 中断 维护 或者
一个 主控 重置 operation
MR
主控 Reset 管脚 35 当 这个 输入 是 high 它 clears
所有 这 寄存器 (除了 这 接受者 Buffer 传输者
Holding 和 Divisor latches) 和 这 控制 逻辑 的 这
UART 这 states 的 各种各样的 输出 信号 (sout INTR
输出 1
输出 2 RTS dtr) 是 影响 用 一个 起作用的 MR
输入 (谈及 至 表格 i) 这个 输入 是 缓冲 和 一个 ttl-
兼容 施密特 触发 和 05V 典型 hysteresis
输出 1
输出 1 管脚 34 这个 用户-designated 输出 能
是 设置 至 一个 起作用的 低 用 程序编制 位 2 (输出 1) 的 这
MODEM 控制 寄存器 至 一个 高 level 一个 主控 重置
运作 sets 这个 信号 至 它的 inactive (高) state 循环
模式 运作 holds 这个 信号 在 它的 inactive state 在 这
XMOS 部分 这个 将 达到 TTL levels
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