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所有 intersil 半导体 产品 是 制造的, 聚集 和 测试 下面
ISO9000
质量 系统 certification.
intersil 产品 是 出售 用 描述 仅有的. intersil 公司 reserves 这 正确的 至 制造 改变 在 电路 设计 和/或者 specifications 在 任何 时间 没有
注意. accordingly, 这 reader 是 cautioned 至 核实 那 数据 薄板 是 电流 在之前 放置 顺序. 信息 陈设 用 intersil 是 相信 至 是 精确
和 可依靠的. 不管怎样, 非 责任 是 assumed 用 intersil 或者 它的 附属机构 为 它的 使用; 也不 为 任何 infringements 的 专利权 或者 其它 权利 的 第三 部 这个
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http://www.intersil.com
specifications cd40174bms
逻辑 图解
图示 1. 1 的 6 flip-flops
表格 8. 烧-在 和 irradiation 测试 连接
函数 打开 地面 VDD 9V
±
-0.5v
振荡器
50kHz 25kHz
静态的 烧-在 1
(便条 1)
2, 5, 7, 10, 12, 15 1, 3, 4, 6, 8, 9, 11,
13, 14
16
静态的 烧-在 2
(便条 1)
2, 5, 7, 10, 12, 15 8 1, 3, 4, 6, 9, 11,
13, 14, 16
动态 烧-在
(便条 1)
- 8 1, 16 2, 5, 7, 10, 12, 15 9 3, 4, 6, 11, 13, 14
Irradiation
(便条 2)
2, 5, 7, 10, 12, 15 8 1, 3, 4, 6, 9, 11,
13, 14, 16
便条:
1. 各自 管脚 除了 vdd 和 地 将 有 一个 序列 电阻 的 10k
±
5%, vdd = 18v
±
0.5v
2. 各自 管脚 除了 vdd 和 地 将 有 一个 序列 电阻 的 47k
±
5%; 组 e, subgroup 2, 样本 大小 是 4 dice/薄脆饼, 0 failures,
vdd = 10v
±
0.5v
真实 表格 为 1 的 6 flip-flops
输入 输出
时钟 数据 CLEAR Q
010
111
X1NC
XX00
1 = 高 水平的
2 = 低 水平的
x = don’t 小心
nc = 非 改变
VDD
VSS
p
n
p
n
p
n
p
n
CL
D
CL
CLCL
CL
CL
CL
3 (4, 6, 11, 13, 14)
CL
Q
CLR*
1
2 (5, 7, 10, 12, 15)
CL
CL
CLK*
9
* 所有 输入 (条款 1, 3, 4, 6, 9, 11, 13, 14)
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