peb 2245
半导体 组 24
这 四 大多数 重大的 位 的 这 时钟 变换 寄存器 是 的 interest 为 这 输入 线条. 它们 仅有的
影响 这 odd 输入 线条 (
看 部分 时钟 变换 寄存器
): 这 框架 结构 能 是 先进的
用 这 号码 的 位 时期 编写程序 至 这 rs2, rs1 和 rs0 位 的 这 csr. 为 例子,
程序编制 这 csr 和 (1100xxxx) 一个 新 框架 开始 6-位 时期 在之前 这 rising 边缘 的
这 sp 脉冲波.
selecting rre 至 logical 1 这 框架 是 delayed 用 half 一个 位 时期 (
看 图示 11
). 这 数据 是 然后
抽样 在 这 middle 的 这 各自的 位 时期 为 所有 数据 比率.
这 last 线条 的
图示 11
显示 这 抽样 instants 为 这 csr entry (1001xxxx). 然后 这
输入 框架 是 先进的 用 4-位 时期 和 delayed 用 一个 half 结果 在 一个 3 1/2 时钟 时期
advancement 的 这 输入 框架. 为 更远 examples 谈及 至
图示 19
.
因此 这 框架 结构 将 是 选择 至 begin 在 任何 1/2-位 时期 值 在 一个 结果
advancement 的 7-位 时期 和 一个 结果 延迟 的 1/2 一个 位 时期.
设置 csr = 0x
H
这 一样 定时 情况 应用 至 甚至 和 odd 输入. 然后 所有 系统
接口 输入 是 processed 在 这 一样 方法 它们 是 在 这 标准 配置.
输出 缓存区
这 输出 缓存区 rearranges 这 数据 读 从 这 演说 记忆. 它 basically converts 这
并行的 数据 至 串行 数据. 取决于 在 这 validity 位 这 输出 缓存区 输出 这 数据 或者
switches 这 线条 至 高 阻抗. 这 大多数 重大的 位 的 这 256 words 在 这 连接
记忆 是 interpreted 作 validity 位 为 这 256 可能 输出 途径: 一个 logical 0 使能 这
编写程序 连接, 一个 logical 1 tristates 这 输出.
这 模式 寄存器 (mod) 位 mi1, mi0, mo1 和 mo0 控制 这个 处理. 这 可能 输出
模式 是 列表 在
表格 3
.
表格 3
可能 输出 模式
图示 12
显示 当 这 单独的 位 是 输出. 在 标准 配置 它们 是 clocked 止 在
这 rising 时钟 边缘 在 这 beginning 的 这 考虑 位 时期. 时间-slot 0 开始 二
t
CP8
在之前
这 下落 边缘 的 这 sp 脉冲波.
在 primary 进入 配置 这 甚至 输出 线条 是 影响 用 这 xs2, xs1, xs0 和 xfe
entries 在 这 时钟 变换 寄存器. 这 输出 框架 是 同步 和 这 rising 边缘 的 这 sp
信号.
输出 模式 类型
8
×
2048 kbit/s 单独的 模式
4
×
4096 kbit/s 单独的 模式
2
×
8192 kbit/s 单独的 模式
1
×
8192 + 4
×
2048 kbit/s mixed 模式
2
×
4096 + 4
×
2048 kbit/s mixed 模式
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