peb 2245
半导体 组 25
假设 一个 csr entry x0
H
这 输出 框架 开始 和 这 rising 边缘 的 这 sp 脉冲波.
程序编制 这 xs2, xs1 和 xs0 位 和 一个 值 deviating 从 二进制的 000 这 输出 框架
是 delayed 用 8
D
-(xs2, xs1, xs0)
B
位 时期. e.g., 一个 csr entry 的 (xxxx0010) 延迟 这 输出
框架 用 7-位 时期 相关的 至 这 rising sp-脉冲波 边缘.
程序编制 csr:(xxxxxxx1) 这 输出 框架 是 delayed 用 另一 half 一个 设备 时钟 时期.
在
图示 12
这 outputting instants 是 显示 为 一个 设备 时钟 的 4096 和 8192 khz 和 一个
csr:(xxxx0001).
这 last 线条 在
图示 12
显示 一个 甚至 8192-kbit/s 输出 线条 为 这 csr entry (xxxx1101) 和
一个 8192-khz 设备 时钟. 这 输出 框架 是 delayed 用 2 1/2-位 时期. 为 更远 examples
谈及 至
图示 19
.
如果 这 csr 是 编写程序 此类 那 xs2 是 完全同样的 至 rs2, xs1 至 rs1, xs0 至 rs0 和 rre 至
xfe 这 时间-slot boundaries 的 输入 和 输出 coincide. 程序编制 xs2, xs1, xs0 作 好 作
rs2, rs1, rs0 至 logical 0 输入 和 输出 时间-slots coincide. 否则 这 系统 接口
输出 框架 开始 一个 时间-slot 之后 这 系统 接口 输入. 这个 能 是 seen comparing 为
例子 这 线条 0100xxxx 和 xxxx0100 在
图示 19
.