PI7C8150
2-端口 pci-至-pci 桥
进步 信息
15
8月 22, 2002 – 修订 1.02
latency. pi7c78150 returns 一个 目标 disconnect至 这 initiator 当 它 reaches 这 排整齐
地址 boundaries 下面 情况 显示 在 表格 4–3.
表格 4-3. 写 transaction disconnect 地址 boundaries
类型 的 transaction 情况 排整齐 地址 boundary
delayed 写 所有 disconnects 之后 一个 数据 转移
posted 记忆 写 记忆 写 disconnect 控制
位 = 0
(1)
4kb 排整齐 地址 boundary
posted 记忆 写 记忆 写 disconnect 控制
位 = 1
(1)
disconnects 在 cache 线条 boundary
posted 记忆 写 和
Invalidate
cache 线条 大小
1, 2, 4, 8, 16
4kb 排整齐 地址 boundary
posted 记忆 写 和
Invalidate
cache 线条 大小 = 1, 2, 4, 8, 16 cache 线条 boundary 如果 posted 记忆
写 数据 先进先出 做 不 有 足够的
空间 为 这 cache 线条
便条 1.
记忆 写 disconnect 控制 位 是 位 1 的 这 碎片 控制 寄存器 在 补偿 40h 在 这
配置 空间.
3.5.5
buffering 多样的 写 transactions
pi7c8150 持续 至 接受 posted 记忆 写 transactions 作 长 作 空间 为 在
least 一个 dword 的 数据 在 这 posted 写 数据 缓存区 仍然是. 如果 这 posted 写 数据
缓存区 fills 在之前 这 initiator terminates 这 写 transaction, pi7c8150 returns 一个 目标
disconnect 至 这 initiator.
delayed 写 transactions 是 posted 作 长 作 在 least 一个 打开 entry 在
这 delayed transaction queue exists. 因此, 一些 posted 和 delayed 写
transactions 能 exist 在 数据 缓存区 在 这 一样 时间. 看 chapter 6 为 信息 关于
如何 多样的 posted 和 delayed 写 transactions 是 ordered.
3.5.6
快 后面的-至-后面的 transactions
pi7c8150 能 认识 和 邮递 快 后面的-至-后面的 写 transactions.
当 pi7c8150 不能 接受 这 第二 transaction 因为 的 缓存区
空间 限制, 它 returns 一个 目标 retry 至 这 initiator. 这 快 后面的-至-后面的 使能 位
必须 是 设置 在 这 command 寄存器 为 upstream 写 transactions, 和 在 这 桥
控制 寄存器 为 downstream 写 transactions.
3.6
读 transactions
delayed 读 forwarding 是 使用 为 所有 读 transactions 越过 pi7c8150.
delayed 读 transactions 是 treated 作 也prefetchable 或者 非-prefetchable. 表格 4-5
显示 这 读 行为, prefetchable 或者 非-prefetchable, 为 各自
类型 的 读 运作.
3.6.1
prefetchable 读 transactions
一个 prefetchable 读 transaction 是 一个 读 transaction 在哪里 pi7c8150 执行 speculative
dword 读, transferring 数据 从 这 目标 在之前 它 是 要求 从 这 initiator.
这个 行为 准许 一个 prefetchable 读 transaction 至 组成 的 多样的 数据 transfers.
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