ADS5102
ADS5103
SLAS351B
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october 2001
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修订 12月 2001
15
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典型 特性
图示 27
35
40
45
50
55
60
65
70
75
80
30 35 40 45 50 55 60 65 70
ADS5102
sfdr, sinad
vs
时钟 职责 循环
AV
DD
= dv
DD
= 1.8 v
DRV
DD
= 3.3 v
F
clk
= 65 mhz
f
i
= 32.49 mhz 在
–
1 dbfs
时钟 职责 循环
–
%
sfdr, sinad
–
dBc
SINAD
SFDR
图示 28
45
50
55
60
65
70
75
30 35 40 45 50 55 60 65 70
ADS5103
sfdr, sinad
vs
时钟 职责 循环
AV
DD
= dv
DD
= 1.8 v
DRV
DD
= 3.3 v
F
clk
= 40 mhz
f
i
= 19.99 mhz 在
–
1 dbfs
时钟 职责 循环
–
%
sfdr, sinad
–
dBc
SINAD
SFDR
principles 的 运作
相似物-至-数字的 转换器
这 ads5102/3 是 设计 使用 一个 切换 电容 pipeline architecture fabricated 在 cmos 处理. 这
pipeline architecture 是 执行 和 10 stages, 因此 准许 为 高 转换 速 和 exceptionally
低 电源. 各自 的 这些 10 stages 生产 一个 数字的 位 每 平台. 两个都 rising 和 下落 edges 的 这 时钟
是 使用 所以 这 信号 propagates thru 这 pipeline 每 half 时钟 或者 five 总的 clocks. 数字的 错误 纠正
使用 另一 1/2 时钟 循环 在 这 终止; 因此 这 总的 pipeline latency 是 5.5 clocks. (refer 至 定时 图解
在 页 7)
10-平台 运作
这 信号 是 抽样 用 这 sha. 这 第一 平台 是 digitized 用 1.5 位 和 sent 至 这 数字的 错误 纠正
块. 这个 digitized 值 是 然后 应用 至 一个 dac, 这个 recreates 这 相似物 值 那 有 被 digitized.
这个 值 是 然后 喂养 在 一个 summing 接合面 和 这 原来的 输入 信号. 这 summing 接合面 subtracts 这
转变 值 从 这 原来的 信号. 这个 是 知道 作 这 residue 电压. 这个 residue 电压 是 然后
amplified 用 一个 因素 的 2x 和 transferred 至 这 next 平台. 这个 是 重复的 为 各自 的 这 10 stages.
各自 的 这 10 pipeline stages, 作 好 作 这 样本 和 支撑 放大器, 是 差别的 在 nature. 这个 准许
拒绝 的 任何 一般 模式 信号. 因此 一个 信号 seen 在 ain+ 和 ain
–
是 differentially seen 作 0 v 在 这
输出. 这个 全部地 差别的 architecture 准许 高等级的 交流 效能 的 这 模数转换器 用 减少 噪音
susceptibility.
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