PLL1705
PLL1706
SLES046A
–
8月 2002
–
修订 九月 2002
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3
电的 特性
所有 规格 在 t
一个
= 25
°
c, v
DD
1
–
V
DD
3 (= v
DD
) = v
CC
= 3.3 v, f
M
= 27 mhz, 结晶 振动, f
S
= 48 khz (除非 否则 指出)
参数 测试 情况 最小值 典型值 最大值 单位
数字的 输入/输出
逻辑 输入 cmos 兼容
V
IH
(1)
输入 逻辑 水平的
0.7v
DD
3.6
Vdc
V
IL
(1)
输入 逻辑 水平的
0.3 v
DD
Vdc
I
IH
(1)
输入 逻辑 电流
V
在
= v
DD
65 100
µ
一个
I
IL
(1)
输入 逻辑 电流
V
在
= 0 v
±
10
µ
一个
逻辑 输出 CMOS
V
OH
(2)
输出 逻辑 水平的
I
OH
=
–
4 毫安 V
DD
–
0.4 v Vdc
V
OL
(2)
输出 逻辑 水平的
I
OL
= 4 毫安 0.4 Vdc
抽样频率
标准 f
S
32 44.1 48
kHz抽样 频率
翻倍 f
S
64 88.2 96
kHz
主控 时钟 (mcko1, 2) 特性
(f
M
= 27 mhz, c
1
= c
2
= 15 pf, c
L
= 20 pf 在 度量 管脚)
主控 时钟 频率 26.73 27 27.27 MHz
V
IH
输入 水平的
(3)
0.7 v
CC
V
V
IL
输入 水平的
(3)
0.3 v
CC
V
I
IH
输入 电流
(3)
V
在
= v
CC
±
10
µ
一个
I
IL
输入 电流
(3)
V
在
= 0 v
±
10
µ
一个
输出 电压
(4)
3.5 vp-p
输出 上升 时间 20% 至 80% 的 v
DD
2.0 ns
输出 下降 时间 80% 至 20% 的 v
DD
2.0 ns
职责 循环
为 结晶 振动 45% 48% 55%
职责 循环
为 外部 时钟 50%
时钟 jitter
(5)
50 ps
电源-向上 时间
(6)
0.5 1.5 ms
pll 交流 特性 (scko0
–
3)
(f
M
= 27 mhz, c
L
= 20 pf 在 度量 管脚)
SCKO0 Fixed 33.8688
SCKO1
输出 系统 时钟 频率
可选择的 为 44.1 khz 16.9344 33.8688
MHz
SCKO2
输出 系统 时钟 频率
256 f
S
8.192 12.288 24.576
MHz
SCKO3 384 f
S
12.288 18.432 36.864
输出 上升 时间 20% 至 80% 的 v
DD
2.0 ns
输出 下降 时间 80% 至 20% 的 v
DD
2.0 ns
输出 职责 循环 45 50 55 %
输出 时钟 jitter
(5)
50 100 ps
频率 安排好 时间
(7)
pll1705, 至 陈述 输出 频率 50 150 ns
频率 安排好 时间
(7)
pll1706, 至 陈述 输出 频率 80 200 ns
电源-向上 时间
(8)
至 陈述 输出 频率 3 6 ms
(1)
管脚 5, 6, 7, 12: fs1/md, fs2/mc, sr/ml, csel (schmitt-trigger 输入 和 内部的 pulldown, 3.3-v tolerant)
(2)
管脚 2, 3, 14, 15, 18, 19: scko2, scko3, mcko1, mcko2, scko1, scko0
(3)
管脚 10: xt1
(4)
管脚 11: xt2
(5)
jitter 效能 是 指定 作 标准 背离 的 jitter 为 27-mhz 结晶 振动 和 default scko 频率 setting. jitter
效能 varies 和 主控 时钟 模式, scko 频率 设置 和 加载 电容 在 各自 时钟 输出.
(6)
这 延迟 时间 从 电源 在 至 振动
(7)
这 安排好 时间 当 这 抽样 频率 是 changed
(8)
这 延迟 时间 从 电源 在 至 lockup
(9)
f
M
= 27-mhz 结晶 振动, 非 加载 在 mcko1, mcko2, scko0, scko1, scko2, scko3. 电源 供应 电流 varies 和 抽样
频率 选择 和 加载 情况.
(10)
当 所有 位 的 ce[6:1] 是 0, 这 pll1706 变得 在 电源-向下 模式.
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