®
8
PLL1700
图示 8. 软件 模式 控制 format.
FS1 FS0 抽样 频率 DEFAULT
0 0 48kHz O
0 1 44.1khz
1 0 32kHz
1 1 保留
程序 寄存器 位-mapping
这 建造-在 功能 的 这 pll1700 是 控制 通过
一个 16-位 程序 寄存器. 这个 寄存器 是 承载 使用 md.
之后 这 16 数据 位 是 clocked 在 使用 这 rising 边缘 的
mc, ml 是 使用 至 获得 这 数据 在 这 寄存器. 表格 v
显示 这 位-mapping 的 这 寄存器. 这 软件 模式
控制 format 和 控制 数据 输入 定时 是 显示 在
计算数量 8 和 9, 各自.
模式 寄存器
ce [1:6]: 时钟 输出 控制
描述 标识 最小值 典型值 最大值 单位
mc 脉冲波 循环 时间 t
MCY
100 ns
mc 脉冲波 宽度 低 t
MCL
40 ns
mc 脉冲波 宽度 高 t
MCH
40 ns
md 支撑 时间 t
MDH
40 ns
md 设置-向上 时间 t
MDS
40 ns
ml 低 水平的 时间 t
MLL
16
mc clocks
(1)
ml 高 水平的 时间 t
MHH
200 ns
ml 支撑 时间
(2)
t
MLH
40 ns
ml 设置-向上 时间
(3)
t
MLS
40 ns
注释: (1) mc clocks: mc 时钟 时期. (2) mc rising 边缘 为 lsb 至 ml rising edge. (3) ml rising 边缘
至 这 next mc rising 边缘. 如果 这 mc 时钟 是 stopped 之后 这 lsb, 任何 ml rising 时间 是 accepted.
图示 9. 控制 数据 输入 定时.
寄存器 位 名字 描述
模式 CE6 mcko 输出 使能/使不能运转
CE5 mcko 输出 使能/使不能运转
CE4 scko4 输出 使能/使不能运转
CE3 scko3 输出 使能/使不能运转
CE2 scko2 输出 使能/使不能运转
CE1 scko1 输出 使能/使不能运转
sr [1:0] 抽样 比率 选择
fs [1:0] 抽样 频率 选择
表格 v. 寄存器 mapping.
模式 寄存器
fs [1:0]: 抽样 频率 组 选择
sr [1:0]: 样本 比率 选择
SR1 SR0 抽样 比率 DEFAULT
0 0 标准 O
0 1 翻倍
1 0 保留
1 1 保留
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
ml (管脚 1)
mc (管脚 20)
md (管脚 19)
D15 D14 D13 D12 D11 D0 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 1 1 1 0 0 CE6 CE5 CE4 CE3 CE2 CE1 SR1 SR0 FS1 FS0
ce1 - ce6 时钟 输出 控制 DEFAULT
0 时钟 输出 使不能运转
1 时钟 输出 使能 O
MSB LSB
1.4v
1.4v
1.4v
t
MLS
t
MCH
t
MCL
t
MLL
t
MHH
t
MLH
t
MLS
t
MDS
t
MDH
t
MCY
ml (管脚 1)
mc (管脚 20)
md (管脚 19)
: 点此下载
