首页 | 最新需求 | 最新现货 | IC库存 | 供应商 | IC英文资料库 | IC中文资料库 | IC价格 | 电路图 | 应用资料 | 技术资料
 IC型号:
您现在的位置:首页 >  IC英文资料库 进入手机版 
 
资料编号:561159
 
资料名称:XC5210-5PQ160C
 
文件大小: 598.8K
   
说明
 
介绍:
Field Programmable Gate Arrays
 
 


: 点此下载
  浏览型号XC5210-5PQ160C的Datasheet PDF文件第16页
16
浏览型号XC5210-5PQ160C的Datasheet PDF文件第17页
17
浏览型号XC5210-5PQ160C的Datasheet PDF文件第18页
18
浏览型号XC5210-5PQ160C的Datasheet PDF文件第19页
19

20
浏览型号XC5210-5PQ160C的Datasheet PDF文件第21页
21
浏览型号XC5210-5PQ160C的Datasheet PDF文件第22页
22
浏览型号XC5210-5PQ160C的Datasheet PDF文件第23页
23
浏览型号XC5210-5PQ160C的Datasheet PDF文件第24页
24
 
本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
R
xc5200 序列 地方 可编程序的 门 arrays
7-102 十一月 5, 1998 (版本 5.2)
tions 在 配置
” 在 页 124, 在 这 “configura-
tion timing” 部分.
表格 9: 管脚 描述
管脚 名字
i/o
config.
i/o
之后
config. 管脚 描述
permanently 专心致志的 管脚
VCC I I
five 或者 更多 (取决于 在 包装) 连接 至 这 名义上的 +5 v 供应 电压.
所有 必须 是 连接, 和 各自 必须 是 decoupled 和 一个 0.01 - 0.1
µ
f 电容 至
地面.
I I
四 或者 更多 (取决于 在 包装 类型) 连接 至 地面. 所有 必须 是 con-
nected.
CCLK i 或者 o I
在 配置, 配置 时钟 (cclk) 是 一个 输出 在 主控 模式 或者 asyn-
chronous 附带的 模式, 但是 是 一个 输入 在 从动装置 模式, 同步的 附带的
模式, 和 表示 模式. 之后 配置, cclk 有 一个 弱 拉-向上 电阻 和
能 是 选择 作 这 readback 时钟. 那里 是 非 cclk 高 时间 restriction 在
xc5200-序列 设备, 除了 在 readback. 看“violating 这 最大 高
和 低 时间 规格 为 这 readback clock” 在 页 113为 一个 explanation 的
这个 例外.
完毕 i/o O
完毕 是 一个 双向的 信号 和 一个 optional 内部的 拉-向上 电阻. 作 一个 输出, 它
indicates 这 completion 的 这 配置 处理. 作 一个 输入, 一个 低 水平的 在
完毕 能 是 配置 至 延迟 这 global 逻辑 initialization 和 这 enabling 的 输出-
puts.
这 精确的 定时, 这 时钟 源 为 这 低-至-高 转变, 和 这 optional
拉-向上 电阻 是 选择 作 选项 在 这 程序 那 creates 这 配置 位-
stream. 这 电阻 是 包含 用 default.
程序
II
程序
是 一个 起作用的 低 输入 那 forces 这 fpga 至 clear 它的 配置 mem-
ory. 它 是 使用 至 initiate 一个 配置 循环. 当 程序
变得 高, 这 fpga
executes 一个 完全 clear 循环, 在之前 它 变得 在 一个 wait 状态 和 releases init
.
这 程序
管脚 有 一个 optional 弱 拉-向上 之后 配置.
用户 i/o 管脚 那 能 有 特定的 功能
rdy/busy
oi/o
在 附带的 模式 配置, 这个 管脚 indicates 当 它 是 适合的 至 写
另一 字节 的 数据 在 这 fpga. 这 一样 状态 是 也 有 在 d7 在 asyn-
chronous 附带的 模式, 如果 一个 读 运作 是 执行 当 这 设备 是 选择.
之后 配置, rdy/busy
是 一个 用户-可编程序的 i/o 管脚.
rdy/busy
是 牵引的 高 和 一个 高-阻抗 拉-向上 较早的 至 initgoing 高.
RCLK
oi/o
在 主控 并行的 配置, 各自 改变 在 这 a0-a17 输出 是 preceded
用 一个 rising 边缘 在 rclk
, 一个 redundant 输出 信号. rclk是 有用的 为 clocked
proms. 它 是 rarely 使用 在 配置. 之后 配置, rclk
是 一个 用户-pro-
grammable i/o 管脚.
m0, m1, m2 I i/o
作 模式 输入, 这些 管脚 是 抽样 在之前 这 开始 的 配置 至 决定
这 配置 模式 至 是 使用. 之后 配置, m0, m1, 和 m2 变为 us-
er-可编程序的 i/o.
在 配置, 这些 管脚 有 弱 拉-向上 电阻器. 为 这 大多数 popular con-
figuration 模式, 从动装置 串行, 这 模式 管脚 能 因此 是 left unconnected. 一个 拉-向下
电阻 值 的 3.3 k
是 推荐 为 其它 模式.
TDO O O
如果 boundary scan 是 使用, 这个 管脚 是 这 测试 数据 输出. 如果 boundary scan 是 不 使用,
这个 管脚 能 是 用户 输出 仅有的 当 called 输出 用 特定的 图式 定义. 至
使用 这个 管脚, 放置 这 库 组件 tdo instead 的 这 垫子 标识. 一个 输出-
放 缓存区 必须 安静的 是 使用.
资料评论区:
点击回复标题作者最后回复时间

标 题:
内 容:
用户名:
手机号:    (*未登录用户需填写手机号,手机号不公开,可用于网站积分.)
      
关于我们 | 联系我们
电    话13410210660             QQ : 84325569   点击这里与集成电路资料查询网联系
联系方式: E-mail:CaiZH01@163.com