R
xc5200 序列 地方 可编程序的 门 arrays
7-118 十一月 5, 1998 (版本 5.2)
同步的 附带的 模式
同步的 附带的 模式 能 也 是 考虑
从动装置 并行的 模式. 一个 外部 信号 驱动 这 cclk
输入(s) 的 这 fpga(s). 这 第一 字节 的 并行的 configura-
tion 数据 必须 是 有 在 这 数据 输入 的 这 含铅的
fpga 一个 短的 建制 时间 在之前 这 rising cclk 边缘.
subsequent 数据 字节 是 clocked 在 在 每 eighth con-
secutive rising cclk 边缘.
这 一样 cclk 边缘 那 accepts 数据, 也 导致 这
rdy/busy
输出 至 go 高 为 一个 cclk 时期. 这 管脚
名字 是 一个 misnomer. 在 同步的 附带的 模式 它 是
really 一个 acknowledge 信号. 同步的 运作
做 不 需要 这个 回馈, 但是 它 是 一个 meaningful 信号
为 测试 目的. 便条 那 rdy/busy
是 牵引的 高 和
一个 高-阻抗 pullup 较早的 至 init
going 高.
这 含铅的 fpga serializes 这 数据 和 presents 这 前-
amble 数据 (和 所有 数据 那 overflows 这 含铅的 设备) 在
它的 dout 管脚. 那里 是 一个 内部的 延迟 的 1.5 cclk peri-
ods, 这个 意思 那 dout 改变 在 这 下落 cclk
边缘, 和 这 next fpga 在 这 daisy chain accepts 数据
在 这 subsequent rising cclk 边缘.
在 顺序 至 完全 这 串行 变换 运作, 10 额外的
cclk rising edges 是 必需的 之后 这 last 数据 字节 有
被 承载, 加 一个 更多 cclk 循环 为 各自
daisy-chained 设备.
同步的 附带的 模式 是 选择 用 一个 <011> 在
这 模式 管脚 (m2, m1, m0).
X9005
控制
信号
数据 总线
程序
DOUT
M0 M1 M2
D
0-7
INIT 完毕
程序
4.7 k
Ω
3.3 k
Ω
3.3 k
Ω
rdy/busy
V
CC
OPTIONAL
daisy-chained
FPGAs
便条:
m2 能 是 短接 至 地面
如果 不 使用 作 i/o
CCLK
时钟
程序
DOUT
xc5200e/ex
从动装置
M0 M1
n/c
8
M2
DIN
INIT
完毕
CCLK
n/c
XC5200
synchro-
NOUS
附带的
图示 33: 同步的 附带的 模式 电路 图解
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