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资料编号:566302
 
资料名称:QL8325
 
文件大小: 739.4K
   
说明
 
介绍:
LOW POWER FPGA COMBINING PERFORMANCE DENSITY AND EMBEDED RAM
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个




初步的

表示 线条 run 这 长度 的这 可编程序的 逻辑 uninterrupted. 各自 的 这些 线条 有 一个
高等级的 电容 比 一个 四方形,双, 或者 短的 线, 但是 较少电容 比 shorter 线
连接 至 run 这 长度 的 这 设备. 这 resistance 将 也 是 更小的 因为 这 表示
线 don't 需要 这 使用 的 "pass" links. 表示 线 provide 高等级的 效能 为 长
routes 或者 高 风扇-输出 nets.
distributed 网络 是 描述 在 这 clock/控制 部分. 这些 线 span 这
可编程序的 逻辑 和 是 驱动 用 "column clock" 缓存区. 所有 时钟 网络 管脚 缓存区 (两个都
专心致志的 和 global) 是 hard 连线的 至 在dividual sets 的 column 时钟 缓存区.

这 eclipse-ii
家族 的 设备 特性 一个 global 电源-在 重置. 这个 重置是 hardwired 至 所有
寄存器 和 resets 它们 至 逻辑 ‘0’ 在之上 power-向上 的 这 设备. 在 quicklogic 设备, 这
aynchronous 重置 输入 至flip-flops 有 priority 在 这 set 输入; 因此, 这 global por
将 重置 所有 flip-flops 在 电源-向上. 如果 你 want 至 设置 这 flip-flops 至 逻辑 ‘1’, 你 必须 assert
这 “set” 信号 之后 这 global por 信号 有 被 deasserted.


电源 消耗量 的 这 二 小 eclipse-ii设备 能 是 减少 significantly 用 de-
activating 这 承担 pumps inside 这 architecture. 用 应用 3.3 v 至 这 vpump 管脚, 这
内部的 承担 打气 是 de-activated—this effectively 减少 这 动态 电源 消耗量 的
这 设备. 用户 who 有 一个 3.3 v 供应 available 在 它们的 系统 应当 引领 有利因素 的 这个
低 电源 特性 用 tying 这 vpump 管脚 至 3.3 v. 否则, 如果 一个 3.3 v 供应 是 不 available,
这个 管脚 应当 是 系 至 地面.
VCC
电源-在
重置
Q
XXXXXXX
0
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