初步的
这 内存 modules 是 双-端口, 和 完全地 独立 读和 写 端口 和
独立的 读 和 写 clocks. 这 读 端口 支持 作ynchronous 和 同步的
运作, 当 这 写 端口 支持 synchronous 运作. 各自 端口 有 18 数据 线条
和 10 地址 线条, 准许 文字 长度 的 向上 至 18 位 和 地址 spaces 的 向上 至 1,024
words. 取决于 在 这 模式 选择, 不管怎样, 一些 高等级的 顺序 数据 或者 地址 线条 将
不 是 使用.
这 写 使能 (我们) 线条 acts作 一个 时钟 使能 为 synchronous 写 运作. 这 读
使能 (re) acts 作 一个 时钟 使能 为 同步的 读 运作 (asyncrd 输入 低), 或者 作
一个 流动-通过 使能 为异步的 读 operation (asyncrd 输入 高).
designers 能 cascade 多样的 内存 modules 至 在crease 这 depth 或者 宽度 允许 在 单独的
modules 用 连接 相应的 地址 lines 一起 和 dividing 这 words 在
modules.
一个 类似的 技巧 能 是 使用 至 create depths更好 比 512 words.在 这个 情况 地址
信号 高等级的 比 这 ninth 位 是 encoded面向 这 写 使能 (我们) 输入 为 写
行动. 这 读 数据 输出 是 multiplexed 一起 使用 encoded 高等级的 读
地址 位 为 这 multiplexer 选择 信号.
这 内存 blocks 能 是 承载和 数据 发生 内部(典型地 为 内存 或者 先进先出
功能) 或者 和 数据 from 一个 外部 prom (典型值ically 为 只读存储器 功能).
传统的 可编程序的 逻辑 architectures 做 不 执行 arithmetic 功能 efficiently
或者 effectively—these 功能需要 高 逻辑 cell 用法 当 garnering 仅有的 moderate
效能 结果.
这 eclipse-ii architecture 准许 为 functionality 在之上 和 在之外 那 achievable 使用
可编程序的 逻辑 设备. 用 embedding 一个 dynamically reconfigurable computational 单位, 这
eclipse-ii 设备 能 地址 各种各样的 arithmetic functions efficiently. 这个approach 提供 更好
效能 比 传统的 可编程序的 逻辑 implementations. 这 embedded 块 是
执行 在 这 晶体管 水平的 作 显示 在
.
WDATA
RDATA
RDATA
WADDR
WDATA
RADDR
内存
单元
(2,304 位)
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