初步的
这 模式 为 这 ecu 块 是 dynamically re-可编程序的 通过 这 可编程序的 逻辑.
便条:
instead 的 需要 extra 组件, designers simply 需要 至 instantiate 一个 的 这 前-
配置 模型 (描述 在这个 部分). 这 quicklogic built-在 plls 支持 一个 wider 范围
的 发生率 比 许多 其它 plls. 这些 plls al所以 有 这 能力 至支持 不同的 范围
的 频率 multiplications 或者 divisions, 驱动 the 设备 在 一个 faster 或者 slower 比率 比 这
新当选的 时钟 频率. 当plls 是 倾泻, 这 时钟 signal 必须 是 routed 止-碎片
通过 这 pllpad_输出 管脚 较早的至 routing 在 另一 pll; 在ternal routing 不能 是 使用
为 cascading plls.
plls 达到 一个 非常 短的 时钟-至-输出 time—generally 较少 比 3 ns. 这个低 时钟-至-输出 时间
是 达到 用 这 pll 减去ing 这 时钟 tree 延迟 通过这 反馈 path, effectively
制造 这 时钟 tree 延迟 零.
一个. t
PD
, t
SU
和 t
CO
做 不 包含 routing paths 在/输出 的 这 ecu 块.
0 0 0 乘以 6.6 ns 最大值
0 0 1 乘以-增加 8.8 ns 最大值
0 1 0 Accumulate
b
b. 内部的 反馈 path 在 ecurestricts 最大值 clk frequency 至 238 mhz.
3.9 ns 最小值 1.2 ns 最大值
0 1 1 增加 3.1 ns 最大值
1 0 0 乘以 (注册)
c
c. b [15:0] 设置 至 零.
9.6 ns 最小值 1.2 ns 最大值
1 0 1 乘以- 增加 (注册) 9.6 ns 最小值 1.2 ns 最大值
1 1 0 乘以 - accumulate 9.6 ns 最小值 1.2 ns 最大值
1 1 1 增加 (注册) 3.9 ns 最小值 1.2 ns 最大值
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