初步的
illustrates 一个 quicklogic pll.
F
在
代表 一个 非常 稳固的 高-频率 输入 clock 和 生产 一个 accu比率 信号 涉及.
这个 信号 能 也 绕过 这 pll 全部地, 因此 进去 这 时钟 tree directly, 或者 它 能 通过
通过 这 pll 它自己.
在里面 这 pll, 一个 电压-控制 振荡器(vco) 是 增加 至 这 电路. 这 外部 f
在
信号
和 这 local vco 表格 一个 控制 循环. 这 vco 是multiplied 或者 分隔 向下 至 这 涉及
频率, 所以 那 一个 阶段 探测器 (这 crossed circle 在
) 能 对比 这 二 信号.
如果 这 阶段 的 这 外部 和 local 信号是 不 在里面 这 容忍 必需的, 这 阶段
探测器 发送 一个 信号 通过 the 承担 打气 和 循环 过滤 (
). 这 承担 打气
发生 一个 错误 电压 至 bring 这 vco 后面的在 排成直线, 和 这 循环 过滤 removes 任何
高 频率 噪音 在之前 这 错误 电压 enters 这 vco. 这个 新vco 信号 enters 这
时钟 tree 至 驱动 这 碎片's 电路系统.
F
输出
代表 这 时钟 信号 emerging 从 the 输出 垫子 (这 输出 信号 pllpad_输出
是 explained 在
). 这个 时钟 信号 是 meaningful仅有的 当 这 pll 是 配置 为
外部 使用; 否则, 它 仍然是 在 高 z 状态.
大多数 quicklogic 产品 包含四 plls. 这 pll 提交 在
控制 这 时钟
tree 在 这 fourth quadrant 的 它的 fpga. quicklogic plls compensate为 这 额外的 延迟
创建 用 这 时钟 tree 它自己, 作先前 指出, 用 subtracting 这 时钟 tree延迟 通过 这
反馈 path.
为 更多 明确的 information 在 这 阶段 锁 循环,请 谈及 至 quicklogic
应用 便条 58.
quicklogic plls 有 第八 模式 的 运作,为基础 在 这 输入 频率 和 desired 输出
frequency—
indicates 这 特性 的 各自 模式.
vco
过滤
F
在
F
输出
+
-
1st quadrant
2nd quadrant
3rd quadrant
4th quadrant
时钟
Tree
频率 分隔
频率 乘以
1
.
_
.
2
.
_
.
4
.
_
.
4
.
_
.
2
.
_
.
1
.
.
_
pll 绕过
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