初步的
便条:
这 输入 频率 能 范围 from 16 mhz 至 300 mhz, 当 output 频率 范围 从
25 mhz 至 250 mhz. 当 你 增加plls 至 your 顶-水平的 设计, 是 确信 那 这 pll 模式
matches your desired input 和 输出 发生率.
summarizes 这 关键 信号s 在 quicklogic's plls.
便条:
pll_hf 一样 作 输入 66 mhz–150 mhz 66 mhz–150 mhz
pll_lf 一样 作 输入 25 mhz–133 mhz 25 mhz–133 mhz
pll_mult2hf 2x 50 mhz–125 mhz 100 mhz–250 mhz
pll_mult2lf 2x 16 mhz–50 mhz 32 mhz–100 mhz
pll_div2hf 1/2x 100 mhz–250 mhz 50 mhz–125 mhz
pll_div2lf 1/2x 50 mhz–100 mhz 25 mhz–50 mhz
pll_mult4 4x 16 mhz–40 mhz 64 mhz–160 mhz
pll_div4 1/4x 100 mhz–300 mhz 25 mhz–75 mhz
pllclk_在
输入 时钟 信号
pll_重置
起作用的 高 重置
如果 pll_重置 是 asserted, 然后 clknet_输出 和
pllpad_输出 是 重置 至 0. 这个 信号 必须 是 asserted 和 然后 released
在 顺序 为 这 锁_发现 至 工作.
onn_offchip
pll 输出
这个 信号 选择 whether 这 pll 将 驱动 这 内部的 时钟
网络 或者 是 使用 止-碎片. 这个 是 一个 静态的 信号, 不 一个 动态 信号.
系 至 地 = 优于 信号 驱动 内部的 门.
系 至 vcc = 优于 信号 使用 止-碎片.
clknet_输出
输出 至 内部的 门
这个 信号 bypasses 这 pll 逻辑 在之前 驱动 这
内部的 门. 便条 那 这个 信号 不能 是 使用 在 这 一样 quadrant 在哪里
这 pll 信号 是 使用 (pllclk_输出).
pllclk_输出
输出 从 pll 至 内部的 门
这个 信号 能 驱动 这 内部的 门 之后
going 通过 这 pll. 为 这个 至 工作, onn_offchip 必须 是 系 至 地.
pllpad_输出
输出 至 止-碎片
这个 优于 信号 是 使用 止-碎片. 为 这个 至 工作,
onn_offchip 信号 必须 是 系 至 vcc.
锁_发现
起作用的 高 锁 发现 信号
便条: 为 simulation 目的, 这个
信号 gets asserted 之后 10 时钟 循环. 不管怎样, 它 能 引领 一个 最大 的
200 时钟 循环 至 同步 和 这 输入 时钟 在之上 释放 的 这 重置 信号.
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