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AD725
管脚 描述
管脚 Mnemonic 描述 相等的 电路
1 STND encoding 标准 管脚. 一个 逻辑 高 输入 选择 ntsc encoding. 电路 一个
一个 逻辑 低 输入 选择 pal encoding.
ttl 逻辑 水平.
2 AGND 相似物 地面 连接.
3 4FSC 4fsc 时钟 输入. 电路 一个
为 ntsc: 14.318 180 mhz.
为 pal: 17.734 475 mhz.
ttl 逻辑 水平.
4 APOS 相似物 积极的 供应 (+5 v
±
5%).
5 CE 碎片 使能. 一个 逻辑 高 输入 使能 这 encode 函数. 电路 一个
一个 逻辑 低 输入 powers 向下 碎片 当 不 在 使用.
ttl 逻辑 水平.
6 RIN red 组件 video 输入. 电路 b
0 mv 至 714 mv 交流-结合.
7 GIN 绿色 组件 video 输入. 电路 b
0 mv 至 714 mv 交流-结合.
8 BIN 蓝 组件 video 输入. 电路 b
0 mv 至 714 mv 交流-结合.
9 CRMA chrominance 输出.* 电路 c
大概 1.8 v 顶峰-至-顶峰 为 两个都 ntsc 和 pal.
10 竞赛 composite video 输出.* 电路 c
大概 2.5 v 顶峰-至-顶峰 为 两个都 ntsc 和 pal.
11 LUMA luminance 加 csync 输出.* 电路 c
大概 2 v 顶峰-至-顶峰 为 两个都 ntsc 和 pal.
12 YTRAP Luminance trap 过滤 tap. 在tach l-c resonant 网络 至 减少 交叉-颜色 artifacts. 电路 d
13 DGND 数字的 地面 连接.
14 DPOS 数字的 积极的 供应 (+5 v
±
5%).
15 VSYNC Vertical 同步 信号 (如果 使用 外部 csync 设置 在 > +2 v). ttl 逻辑 水平. 电路 一个
16 HSYNC horizontal 同步 信号 (或者 csync 信号). ttl 逻辑 水平. 电路 一个
*the luminance, chrominance 和 composite 输出 是 在 两次 正常的 水平 为 驱动 75
Ω
反转-terminated 线条.
7
V
CLAMP
6
8
DPOS
DGND
3
1
5
15
16
DPOS
DGND
10
9
11
APOS
AGND
DGND
DPOS
APOS
AGND
DGND
DPOS
12
1k
电路 一个 电路 b 电路 c 电路 d
图示 1. 相等的 电路
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