S1D2511B01deflection 处理器 为 multisync monitors
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[ ] initlal 值
运行 描述
一般 仔细考虑
电源 供应
这 典型 值 的 这 电源 供应 电压 vcc 和 v
DD
是 各自 12v 和 5v. perfect 运作 是
得到 如果 vcc 和 v
DD
是 maintened 在 这 限制: 10.8 至 13.2v 和 4.5 至 5.5v.
在 顺序 至 避免 erratic 运作 的 这 电路 在 瞬时 阶段 的 vcc 切换 在, 或者 切换 止, 这
值 的 vcc 是 监控 和 这 输出 的 这 电路 是 inhibited 如果 vcc 是 较少 比 7.5v 典型地.
在 这 一样 manner, v
DD
是 监控 和 内部的 设置-向上 是 制造 直到 v
DD
reaches 4v (看 i
2
c 控制 表格 为
电源 在 重置).
在 顺序 至 有 一个 非常 好的 电源 供应 拒绝, 这 电路 是 内部 powered 用 一些 内部的 电压
references (这 unigue 典型 值 的 这个 是 8v). 二 的 这些 电压 references 是 externally accessible, 一个
为 这 vertical 部分 和 在 一个 为 这 horizontal 一个. 如果 需要, 这些 电压 references 能 是 使用 (直到 iload
是 较少 比 5ma). 此外 它 是 需要 至 过滤 这 一个.m. 电压 references 用 这 使用 的 外部 电容
连接 至 地面, 在 顺序 至 降低 这 噪音 和 consequently 这
“
jitter
”
在 vertical 和 horizontal 输出
信号.
I
2
c 控制
kb2511 belongs 至 这 i
2
c 控制 设备 家族, instead 的 正在 控制 用 直流 电压 在 专心致志的 控制
管脚, 各自 调整 能 是 认识到 通过 这 i
2
c 接口. 这 i
2
c 总线 是 一个 串行 总线 和 一个 时钟 和 一个 数据
输入. 这 一般 函数 和 这 总线 协议 是 指定 在 这 飞利浦-总线 数据 薄板.
这 接口 (数据 和 时钟) 是 ttl-水平的 兼容. 这 内部的 门槛 水平的 的 这 输入 比较器 是 2.2v
(当 v
DD
是 5v). 尖刺 的 向上 至 500ns 是 filtered 用 一个 积分器 和 最大 时钟 速 是 限制 至
400khz.
这 数据 线条 (sda) 能 是 使用 在 一个 双向的 方法 那 意思 在 读-模式 这 ic clocks 输出 一个 reply informa-
tion (1byte) 至 这 微观的-处理器.
这 总线 协议 prescribes 总是 一个 全部-字节 传递. 这 第一 字节 之后 这 开始 情况 是 使用 至 trans-
mit 这 ic-地址 (hexa 8c 为 写, 8d 为 读).
写 模式
在 写 模式 这 第二 字节 sent 包含 这 subaddress 的 这 选择 函数 至 调整 (或者 控制 至 影响)
和 这 第三 字节 这 相应的 数据 字节. 它 是 可能 至 send 更多 比 一个 数据 字节 至 这 ic. 如果 之后 这
第三 字节 非 停止 或者 开始 情况 是 发现, 这 电路 increments automatically 这 momentary subaddress 在
这 subaddress 计数器 用 一个 (自动-increment 模式). 所以 它 是 可能 至 transmit 立即 这 next 数据
字节 没有 sending 这 ic 地址 或者 subaddress. 它 能 是 有用的 所以 作 至 reinitialize 这 全部的 控制 非常
quickly (flash manner). 这个 程序 能 是 finished 用 一个 停止 情况.
这 电路 有 16 调整 能力: 3 为 horizontal 部分, 4 为 vertical 一个, 2 为 e/w correction, 2 为 这
动态 horizontal 阶段 控制, 1 为 moire 选项, 3 为 horizontal 和 vertical 动态 focus 和 1 为 b+
涉及 调整.
17 位 是 也 专心致志的 至 一些 控制 (开关, horizontal 强迫 频率, 同步 priority, 发现
refresh 和 xray 重置).
读 模式
00
Hlock
0, 在
[1], 非
Vlock
0, 在
[1], 非
Xray
1,在
[0],止
极性 发现 synchro 发现
h/v pol
[1],负的
v pol
[1], 负的
vext det
[0],非 det
h/v det
[0],非 det
v det
[0], nodet
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