ICS571
低 阶段 噪音 零 延迟 缓存区
mds 571 b 3 修订 072899 打印 11/14/00
整体的 电路 系统, inc.•525 race street•san jose•ca•95126•(408)295-9800tel•(408)295-9818fax
初步的 信息
电的 规格
参数 情况 最小 典型 最大 单位
绝对 最大 比率 (便条 1) 绝对 最大 比率 (便条 1)
供应 电压, vdd 关联 至 地 7 V
输入 关联 至 地 -0.5 vdd+0.5 V
时钟 输出 关联 至 地 -0.5 vdd+0.5 V
包围的 运行 温度 0 70 °C
焊接 温度 最大值 的 10 秒 260 °C
存储 温度 -65 150 °C
直流 特性 (vdd = 5.0v 或者 3.3v 除非 否则 指出)直流 特性 (vdd = 5.0v 或者 3.3v 除非 否则 noted)dc 特性 (vdd = 5.0v 或者 3.3v 除非 否则 noted)
运行 电压, vdd 3 5.5 V
输入 高 电压, vih, iclk, fbin 管脚 1, 8 vdd/2+1 vdd/2 V
输入 低 电压, vil, iclk, fbin 管脚 1, 8 vdd/2 vdd/2-1 V
输出 高 电压, voh, cmos 水平的 ioh=-4ma vdd-0.4 V
输出 高 电压, voh ioh=-25ma 2.4 V
输出 低 电压, vol IOL=25mA 0.4 V
idd 运行 供应 电流, 133 在, 133 输出 非 加载, 3.3v 34 毫安
idd 运行 供应 电流, 50 在, 100 输出 非 加载, 3.3v 26 毫安
短的 电路 电流 各自 输出 ±100 毫安
输入 电容, iclk, fbin 5 pF
交流 特性 (vdd = 5.0v 或者 3.3v 除非 否则 指出)交流 特性 (vdd = 5.0v 或者 3.3v 除非 否则 noted)ac 特性 (vdd = 5.0v 或者 3.3v 除非 否则 noted)
输入 频率, 时钟 输入 fb 从 clk 20 160 MHz
输入 频率, 时钟 输入 fb 从 clk/2 10 80 MHz
skew clk/2 和 遵守 至 clk 便条 2 150 500 850 ps
输入 时钟 至 输出 连接 至 fbin 便条 2 -500 500 ps
输出 时钟 上升 时间, 5v 0.8 至 2.0v, 15 pf 加载 0.3 ns
输出 时钟 下降 时间, 5v 2.0 至 0.8v, 15 pf 加载 0.4 ns
输出 时钟 上升 时间, 3.3v 0.8 至 2.0v, 15 pf 加载 0.45 ns
输出 时钟 下降 时间, 3.3v 2.0 至 0.8v, 15 pf 加载 0.55 ns
输出 时钟 职责 循环, 5v 在 vdd/2 40 52 至 55 60 %
输出 时钟 职责 循环, 3.3v 在 vdd/2 45 49 至 51 55 %
绝对 时钟 时期 jitter, clk, 便条 3 背离 从 意思 ±80 ps
一个 sigma 时钟 时期 jitter, clk, 便条 3 50 ps
阶段 噪音, 相关的 至 运输车 1khz 补偿 -105 dbc/hz
阶段 噪音, 相关的 至 运输车 100khz 补偿 -115 dbc/hz
注释: 1. 压力 在之外 这些 能 permanently 损坏 这 设备.
2. 假设 clocks 和 一样 上升 时间, 量过的 从 rising edges 在 vdd/2. 量过的 和 33
Ω
末端 电阻器 和 15 pf 负载. 应用 至 两个都 3.3v 和 5v 运作.
3. clk/2 有 更小的 jitter (两个都 绝对 和 一个 sigma, 在 ps) 比 clk.
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