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整体的
电路
系统, 公司
ICS9DB104
0767c—07/19/04
asserting src_stop# 导致 所有 dif 输出 至 停止 之后 它们的 next 转变 (如果 这 控制 寄存器 settings 准许 这 output
至 停止). 当 这 src_stop# 驱动 位 是 ‘0’, 这 最终 状态 的 所有 stopped dif 输出 是 dif = 高 和 dif# = 低. there
是 非 改变 在 输出 驱动 电流. dif 是 驱动 和 6xi
ref.
dif# 是 不 驱动, 但是 牵引的 低 用 这 末端. 当 这
src_stop# 驱动 位 是 ‘1’, 这 最终 状态 的 所有 dif 输出 管脚 是 低. 两个都 dif 和 dif# 是 不 驱动.
src_stop# - assertion (转变 从 '1' 至 '0')
所有 stopped 差别的 输出 重新开始 正常的 运作 在 一个 glitch-自由 manner. 这 de-assertion latency 至 起作用的 输出 is
2-6 dif 时钟 时期, 和 所有 dif 输出 resuming 同时发生地. 如果 这 src_stop# 驱动 控制 位 是 ‘1’ (tri-state), all
stopped dif 输出 必须 是 驱动 高 (>200 mv) 在里面 10 ns 的 de-assertion.
src_stop# - de-assertion (转变 从 '0' 至 '1')
这 src_stop# 信号 是 一个 起作用的-低 异步的 输入 那 整洁地 stops 和 开始 这 dif 输出. 一个 有效的 时钟 必须
是 呈现 在 src_在 为 这个 输入 至 工作 合适的. 这 src_stop# 信号 是 de-bounced 和 必须 仍然是 稳固的 为 二
consecutive rising edges 的 dif# 至 是 公认的 作 一个 有效的 assertion 或者 de-assertion.
src_stop#
PWRDWN#
src_stop#
dif (自由 运动)
dif# (自由 运动)
dif (stoppable)
dif# (stoppable)
1mS
PWRDWN#
src_stop#
dif (自由 运动)
dif# (自由 运动)
dif (stoppable)
dif# (stoppable)
1mS
src_停止_1 (src_停止 = 驱动, pd = 驱动)
src_停止_2 (src_停止 =tristate, pd = 驱动)
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