1999 Jul 01 6
飞利浦 半导体 产品 规格
9-位 video 输入 处理器 SAA7113H
7 固定
标识 管脚 i/o/p 描述
AI22 1 I 相似物 输入 22
V
SSA1
2 P 地面 为 相似物 供应 电压 频道 1
V
DDA1
3 P 积极的 供应 电压 为 相似物 频道 1 (+3.3 v)
AI11 4 I 相似物 输入 11
AI1D 5 I 差别的 相似物 输入 为 ai11 和 ai12; 有 至 是 连接 至 地面 通过 一个
电容; 看 应用 图解 的 图.31
AGND 6 P 相似物 信号 地面 连接
AI12 7 I 相似物 输入 12
TRST 8 I 测试 重置 输入 (起作用的 低), 为 boundary scan 测试; 注释 1, 2 和 3
AOUT 9 O 相似物 测试 输出; 为 测试 这 相似物 输入 途径, 75
Ω
末端 可能
V
DDA0
10 P 积极的 供应 电压 (+3.3 v) 为 内部的 时钟 一代 电路 (cgc)
V
SSA0
11 P 地面 为 内部的 时钟 一代 电路
VPO7 至
VPO4
12 至 15 O 数字的 vpo-总线 输出 信号; 高等级的 位 的 这 8-位 输出 总线. 这 输出 数据
类型 的 这 vpo-总线 是 控制 通过 i
2
c-总线 寄存器 lcr2 至 lcr24;
看 表格 4. 如果 i
2
c-总线 位 vipb = 1, 这 高等级的 位 的 这 digitized 输入 信号 是
连接 至 这些 输出, configured 用 这 i
2
c-总线 控制 信号
MODE3 至 MODE0
V
SSDE1
16 P 地面 1 或者 数字的 供应 电压 输入 e (外部 垫子 供应)
LLC 17 O 线条-锁 系统 时钟 输出 (27 mhz)
V
DDDE1
18 P 数字的 供应 电压 e1 (外部 垫子 供应 1; +3.3 v)
VPO3 至
VPO0
19 至 22 O 数字的 vpo-总线 输出 信号; 更小的 位 的 这 8-位 输出 总线. 这 输出 数据 类型
的 这 vpo-总线 是 控制 通过 i
2
c-总线 寄存器 lcr2 至 lcr24; 看 表格 4.
如果 I
2
c-总线 位 vipb = 1, 这 更小的 位 的 这 digitized 输入 信号 是 连接 至
这些 输出, configured 用 这 i
2
c-总线 控制 信号 mode3 至 MODE0
SDA 23 i/o 串行 数据 输入/输出 (i
2
c-总线) 5 v-兼容
SCL 24 I 串行 时钟 输入 (i
2
c-总线) 5 v-兼容
RTCO 25 (i/)o real-时间 控制 输出: 包含 信息 关于 真实的 系统 时钟 频率,
field 比率, odd/甚至 sequence, 解码器 状态, subcarrier 频率 和 阶段 和
pal sequence (看 外部 文档
“rtc 函数的 description”
, 有 在
要求); 这 rtco 管脚 是 使能 通过 i
2
c-总线 位 oert;
这个 管脚 是 也 使用 作 一个
输入 管脚 为 测试 目的 和 有 一个 内部的 拉-向下 电阻; 做 不
连接 任何 拉-向上 电阻 至 这个 管脚
RTS0 26 (i/)o real-时间 信号 输出 0: multi 函数的 输出, 控制 用 i
2
c-总线 位
RTSE03 至 rtse00; 看 表格 49. rts0 是 strapped 在 电源-在 或者 ce 驱动
重置, defines 这个 i
2
c-总线 从动装置 地址 是 使用; 0 = 48h 为 写, 49h 为 读,
外部 拉-向下 电阻 的 3.3 k
Ω
是 需要; 1 = 4ah 为 写, 4bh 为 读,
default 从动装置 地址 (default, 内部的 拉-向上)
RTS1 27 i/o real-时间 信号 i/o 终端 1: multi 函数的 输出, 控制 用 i
2
c-总线 位
RTSE13 至 rtse10; 看 表格 50
V
SSDI
28 P 地面 为 内部的 数字的 核心 供应
V
DDDI
29 P 内部的 核心 供应 (+3.3 v)
V
SSDA
30 P 数字的 地面 为 内部的 结晶 振荡器
XTAL 31 O 第二 终端 的 结晶 振荡器; 不 连接 如果 外部 时钟 信号 是 使用
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