Micronas 14
初步的 数据 薄板
sda 9401
explanation 的 656 format
这 图示 在下 explains 这 符合实际 的 这 syncen 信号. 这 sda 9401 needs 这
syncen (同步 使能) 信号, 这个 是 使用 至 门 这 yin, uvin 作 好 作 这 hin
和 这 vin 信号. 这个 是 执行 为 front-ends 这个 是 working 和 13.5 mhz 和 一个 大
输出 延迟 时间 为 yin, uvin, hin 和 vin (e.g. micronas vpc32xx, 输出 delay: 35 ns). 为
这个 应用 这 half 系统 时钟 clk1 (13.5 mhz) 从 这 front-终止 应当 是 提供 在 这个
管脚. 在 情况 这 front-终止 是 working 在 27.0 mhz 和 同步 信号 having 延迟 时间 小 比
25 ns, 这个 输入 能 是 设置 至 低 水平的 (syncen=
V
SS
) (e.g. micronas sda 9206, 输出 延迟: 25
ns). 因此 这 信号 yin, uvin, hin 和 vin 是 抽样 和 这 clk1 系统 时钟 当 这
syncen 输入 是 低.
syncen 信号
clk1 (27 mhz)
u0 y0 v0 y1 u2 y3
YIN
ccir 656 接口
SAVEAV
288 tclk1(pal)
276 tclk1(ntsc)
EAV
1728 tclk1(pal)
1716 tclk1(ntsc)
EAV x x EAVx xSAV x
clk1 (27 mhz)
YIN
x
H656
EAV
V656
(e.g.)
F656
(e.g.)
11111111 00000000 00000000 1FV1P
3
P
2
P
1
P
0
SAV
11111111 00000000 00000000 1FV0P
3
P
2
P
1
P
0
f = 0 在 地方 1(一个)
f = 1 在 地方 2(b)
v = 0 elsewhere
v = 1 在 地方 blanking
MSB LSB
CLK1
y0 y1 y2 y3
u0 v0 u2 v2
SYNCEN
YIN
UVIN
x
x
YINen
UVINen
y0 y1 y2 y3
u0 v0 u2 v2
x
x
hin/vin
hinen/vinen
syncen
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