Si3200-BS_集成电路资料查询网

Si3232
14 初步的 rev. 0.96
图示 2. pclk, fsync 定时 图解
表格 11. 切换 characteristics—pclk 和 fsync 定时
(v
DD
, v
DD1
–V
DD4
=
3.13 至 3.47 v, t
一个
=
0 至 70 °c 为 k-等级, –40 至 85 °c 为 b-等级, c
L
=
20 pf)
参数
标识
测试
情况
最小值
1
Typ
1
最大值
1
单位
pclk 时期 t
p
122 — 3706 ns
有效的 pclk 输入 —
—
—
—
—
—
—
—
—
256
512
768
1.024
1.536
1.544
2.048
4.096
8.192
—
—
—
—
—
—
—
—
—
kHz
kHz
kHz
MHz
MHz
MHz
MHz
MHz
MHz
fsync 时期
2
t
fs
—125 —
µ
s
pclk 职责 循环 容忍 t
dty
40 50 60 %
pclk 时期 jitter 容忍 t
jitter
— — ±120 ns
上升 时间, pclk t
r
— — 25 ns
下降 时间, pclk t
f
— — 25 ns
建制 时间, fsync 至 pclk 下降 t
su1
25 — — ns
支撑 时间, fsync 至 pclk 下降 t
h1
20 — — ns
fsync 脉冲波 宽度 t
wfs
t
p
/2 — 125
µ
s–t
p
ns
注释:
1.
所有 定时 是 关联 至 这 50% 水平的的 这 波形. 输入 测试 水平 是 v
ih –
V
i/o –
0.4 v, v
IL
=
0.4 v.
2.
fsync 源 是 assumed 至 是 8 khz 下面 所有 运行 情况.
PCLK
FSYNC
t
r
t
p
t
su1
t
f
t
fs
t
h1

标　题:
内　容:
用户名:

手机号:	(*未登录用户需填写手机号,手机号不公开,可用于网站积分.)

本平台电子爱好着纯手工中文简译:	截至2020/5/17日,支持英文词汇500个

Si3232 14 初步的 rev. 0.96 图示 2. pclk, fsync 定时图解表格 11. 切换 characteristics—pclk 和 fsync 定时 (v DD , v DD1 –V DD4 = 3.13 至 3.47 v, t 一个 = 0 至 70 °c 为 k-等级, –40 至 85 °c 为 b-等级, c L = 20 pf) 参数标识测试情况最小值 1 Typ 1 最大值 1 单位 pclk 时期 t p 122 — 3706 ns 有效的 pclk 输入 — — — — — — — — — 256 512 768 1.024 1.536 1.544 2.048 4.096 8.192 — — — — — — — — — kHz kHz kHz MHz MHz MHz MHz MHz MHz fsync 时期 2 t fs —125 — µ s pclk 职责循环容忍 t dty 40 50 60 % pclk 时期 jitter 容忍 t jitter — — ±120 ns 上升时间, pclk t r — — 25 ns 下降时间, pclk t f — — 25 ns 建制时间, fsync 至 pclk 下降 t su1 25 — — ns 支撑时间, fsync 至 pclk 下降 t h1 20 — — ns fsync 脉冲波宽度 t wfs t p /2 — 125 µ s–t p ns 注释: 1. 所有定时是关联至这 50% 水平的的这波形. 输入测试水平是 v ih – V i/o – 0.4 v, v IL = 0.4 v. 2. fsync 源是 assumed 至是 8 khz 下面所有运行情况. PCLK FSYNC t r t p t su1 t f t fs t h1

	电话：13410210660 QQ : 84325569
	联系方式： E-mail:CaiZH01@163.com