ADS7807
10
SBAS022B
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内部的 数据 时钟
(在 一个 转换)
至 使用 这 内部的 数据 时钟, 系
ext/int
(管脚 8) 低. 这
结合体 的
r/c
(管脚 22) 和
CS
(管脚 23) 低 将 initiate
转换
‘
n
’
和 活动 这 内部的 数据 时钟 (典型地
900khz 时钟 比率). 这 ads7807 将 输出 16 位 的 有效的
数据, msb 第一, 从 转换
‘
n-1
’
在 sdata (管脚 19),
同步 至 16 时钟 脉冲 输出 在 dataclk (管脚 18).
这 数据 将 是 有效的 在 两个都 这 rising 和 下落 edges 的 这
内部的 数据 时钟. 这 rising 边缘 的
BUSY
(管脚 24) 能 是
使用 至 获得 这 数据. 之后 这 16th 时钟 脉冲波, dataclk 将
仍然是 低 直到 这 next 转换 是 initiated, 当 sdata
将 go 至 whatever 逻辑 水平的 是 输入 在 tag (管脚 20) 在
这 第一 时钟 脉冲波. 谈及 至 表格 vi 和 图示 4.
外部 数据 时钟
至 使用 一个 外部 数据 时钟, 系
ext/int
(管脚 8) 高. 这
外部 数据 时钟 是 不 一个 转换 时钟; 它 能 仅有的 是
使用 作 一个 数据 时钟. 至 使能 这 输出 模式 的 这
ads7807,
CS
(管脚 23) 必须 是 低 和
r/c
(管脚 22) 必须
是 高. dataclk 必须 是 高 为 20% 至 70% 的 这
总的 数据 时钟 时期; 这 时钟 比率 能 是 在 直流 和
10mhz. 串行 数据 从 转换
‘
n
’
能 是 输出 在
sdata (管脚 19) 之后 转换
‘
n
’
是 完成 或者 在
转换
‘
n + 1
’
.
一个 obvious 方法 至 使简化 控制 的 这 转换器 是 至 系
CS
低 和 使用
r/c
至 initiate conversions.
当 这个 是 perfectly 可接受的, 那里 是 一个 可能 问题
当 使用 一个 外部 数据 时钟. 在 一个 indeterminate 要点
从 12
µ
s 之后 这 开始 的 转换
‘
n
’
直到
BUSY
rises,
这 内部的 逻辑 将 变换 这 结果 的 转换
‘
n
’
在 这
输出 寄存器. 如果
CS
是 低,
r/c
高, 和 这 外部
时钟 是 高 在 这个 要点, 数据 将 是 lost. 所以, 和
CS
低, 也
r/c
和/或者 dataclk 必须 是 低 在 这个
时期 至 避免 losing 有效的 数据.
串行 输出
数据 能 是 clocked 输出 和 这 内部的 数据 时钟 或者 一个
外部 数据 时钟. 当 使用 串行 输出, 是 细致的 和
这 并行的 输出, d7-d0 (管脚 9-13 和 15-17), 作 这些
管脚 将 来到 输出 的 hi-z 状态 whenever
CS
(管脚 23) 是 低
和
r/c
(管脚 22) 是 高. 这 串行 输出 能 不 是 触发-
陈述 和 是 总是 起作用的. 谈及 至 这 产品 infor-
mation 部分 为 明确的 串行 接口.
图示 4. 串行 数据 定时 使用 内部的 数据 时钟 (tag 系 低).
标识 描述 最小值 典型值 最大值 单位
t
1
转变 脉冲波 宽度 0.04 12
µ
s
t
2
数据 有效的 延迟 之后
r/c
低 19 20
µ
s
t
3
BUSY
延迟 从 85 ns
开始 的 转换
t
4
BUSY
低 19 20
µ
s
t
5
BUSY
延迟 之后 90 ns
终止 的 转换
t
6
aperture 延迟 40 ns
t
7
转换 时间 19 20
µ
s
t
8
acquisition 时间 5
µ
s
t
9
总线 relinquish 时间 10 83 ns
t
10
BUSY
延迟 之后 数据 有效的 20 60 ns
t
11
previous 数据 有效的 12 19
µ
s
之后 开始 的 转换
t
12
总线 进入 时间 和 字节 延迟 83 ns
t
13
开始 的 转换 1.4
µ
s
至 dataclk 延迟
t
14
dataclk 时期 1.1
µ
s
t
15
数据 有效的 至 dataclk 20 75 ns
高 延迟
t
16
数据 有效的 之后 dataclk 400 600 ns
低 延迟
t
17
外部 dataclk 时期 100 ns
t
18
外部 dataclk 低 40 ns
t
19
外部 dataclk 高 50 ns
t
20
CS
和
r/c
至 外部 25 ns
dataclk 建制 时间
t
21
r/c
至
CS
建制 时间 10 ns
t
22
有效的 数据 之后 dataclk 高 25 ns
t
7
+ t
8
throughput 时间 25
µ
s
表格 vi. 转换 和 数据 定时. t
一个
=
–
40
°
c 至 +85
°
c.
1
msb 有效的
cs 或者 r/c
(1)
DATACLK
SDATA
BUSY
t
7
+ t
8
t
16
t
15
t
14
t
13
2 3 15 16
位 14 有效的 位 1 有效的位 13 有效的 lsb 有效的
1
msb 有效的
2
位 14 有效的
(结果 从 previous 转换.)
便条: (1) 如果 controlling 和
CS
, 系
r/c
低. 数据 总线 管脚 将 仍然是 hi-z 在 所有 时间.
如果 controlling 和
r/c
, 系
CS
低. 数据 总线 管脚 将 是 起作用的 当
r/c
是 高, 和 应当 是 left unconnected.
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