sls 系统 逻辑 半导体
SL70D0948
管脚 描述
管脚 名字 函数
VDD 5 v 电源 供应 终端.
地
地 terminals 为 led 驱动器 和 控制 逻辑.
所有 地 terminals 必须 是 连接 至 地 水平的.
做 不 left 任何 地 终端 至 nc.
din8 ~ din0
数据 输入 terminals 为 9bit r, g, b 数据.
变换 寄存器 accepts r, g, b 数据 从 这些 terminals.
(在 rising 边缘 的 shclk)
dout8 ~ dout0
输出 terminals 的 变换 寄存器 输出 数据 为 next
din8 ~ din0 terminals.
/重置 重置 输入 终端 (低 起作用的).
SHCLK 变换 寄存器 时钟 输入 终端.
STROBE
strobe 信号 输入 终端. 在 rising 边缘 的 strobe 信号,
48 途径 的 9 位 数据 寄存器 copy r, g, b 数据 从
变换 寄存器.
/CE1 碎片 使能 信号 输入 终端 (低 起作用的).
CE2
碎片 使能 信号 输入 终端 (高 起作用的).
这 设备 accepts shclk 和 strobe 当 /ce1 =“L ”
和 ce2 =“H ”.
OEB
输出 使能 信号 输入 终端.
这 设备 输出 数据 当 oeb =“L ”. 当 oeb =“H ”
所有 r, g, b 输出 terminals 支撑 高-阻抗 状态.
PWCLK pwm 发生器 涉及 时钟 输入 终端.
BRMODE 明亮 控制 模式 输入 终端.
brd2 ~ brd0 明亮 控制 数据 输入 终端.
管脚 非.
(mqfp)
49,52,53,54,78,99
9, 16, 23, 33,
34, 41, 48,
59, 65, 72,74
84, 91, 98
100, 1, 2,
3, 4, 5,
6, 7, 8
32, 31, 30,
29, 28, 27,
26, 25, 24
83
82
81
80
79
76
77
75
56, 57, 58
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