HSYNC
(在)
ODDEVEN
(在)
CKREF
YCRCB
Cb Y Cr Y’ Cb
起作用的 边缘 (可编程序的 极性)
起作用的 边缘 (可编程序的 极性)
0118-18.eps
便条 :
1. 这个 图示 是 有效的 为 位 “syncin_ad[1:0]” = default.
图示 11 :
HSYNC + ODDEVEN 为基础 从动装置 模式 同步 信号
IV - 函数的 描述
(持续)
iv.5 - 从动装置 模式
六 从动装置 模式 是 有 : ODDEV+HSYNC
为基础 (线条-为基础 同步), VSYNC+HSYNC 为基础
(另一 类型 的 线条-为基础 同步), oddev-仅有的
为基础 (框架-为基础 同步), vsync-仅有的 为基础
(另一 类型 的 frame-为基础 同步), 或者 同步-在-
数据 为基础 (线条 锁 或者 框架 锁).
ODDEV 谈及 至 一个 odd/甚至 (也 知道 作
不-顶/bottom) 地方 标记, HSYNC 是 一个 线条 同步
信号, VSYNC是 一个 vertical 同步 信号. 它们的波-
形式 是 depicted 在 图示 9. 这 polarities 的
HSYNC 和 vsync/oddev 是 independently
可编程序的 在 所有 从动装置 模式.
iv.5.1- 同步 面向 一个 线条 同步 信号
iv.5.1.1- HSYNC+ODDEV 为基础 同步
同步 是 执行 在 一个 线条-用-线条 ba-
sis 用 locking 面向 新当选的 ODDEV 和 HSYNC
信号. 谈及 至 图示 11 为 波形 和
timings. 这 polarities 的 这 active edges 的
HSYNC 和 ODDEV 是 可编程序的 和 inde-
pendent.
这 第一 起作用的 边缘 的 ODDEV initializes 这 inter-
nal 线条 计数器 但是 encoding 的 这 第一 线条 做
不 开始 直到 一个 HSYNC 起作用的 边缘 是 发现
(在 这 earliest, HSYNC 将 转变 在 这 一样
时间 作 oddev). 在 那 要点, 这 内部的 样本
计数器 是 initialized 和 encoding 的 这 第一 线条
开始. 然后, encoding 的 各自 subsequent 线条 是
individually triggered 用 HSYNC起作用的 edges. 这
阶段 relationship 在 HSYNC 和 这 在-
coming YCrCB 数据 是 正常情况下 此类 那 这 第一
时钟rising 边缘 下列的 这 HSYNC 起作用的 边缘
样本 “Cb” (i.e. 一个 ‘blue’ chroma 样本 在里面
这 YCrCb stream). 它 是 不管怎样 可能 至 inter-
nally 延迟 这 新当选的 同步 信号
(hsync+oddev) 用 向上 至 3 时钟 循环 至 cope
和 不同的 数据/同步 phasings, 使用 configura-
tion 位 “syncin_ad” (reg. 4).
这 STV0118 是 因此 全部地 slaved to 这 HSYNC
信号, 这个 意思 that 线条 将 包含 更多
或者 较少 样本 比 典型 525/625 系统 re-
quirement.
如果 这 数字的 线条 是 shorter 比 它的 名义上的 值:
这 样本 计数器 是 re-initialized 当 这 ‘early’
HSYNC arrives 和 所有 内部的 同步
信号 是 re-initialized.
如果 这 数字的 线条 是 变长 比 它的 名义上的 值 :
这 样本 计数器 是 stopped 当 它 reaches 它的
名义上的 终止-的-线条 值 和 waits 为 the ‘late’
HSYNC 在之前 reinitializing.
这 地方 计数器 是 incremented 在 各自 ODDEV
转变. 这 线条 计数器 是 重置 在 这 HSYNC
下列的 各自 起作用的 边缘 的 oddev.
iv.5.1.2- HSYNC+VSYNC 为基础 同步
同步 是 执行 在 一个 线条-用-线条 ba-
sis 用 locking 面向 新当选的 VSYNC 和 HSYNC
信号. 谈及 至 图示 12 为 波形 和
timings. 这 polarities 的 HSYNC 和 VSYNC 是
可编程序的 和 independent.
这 新当选的 VSYNC 信号 是 立即 trans-
formed 在 一个 波形 完全同样的 至 这 odd/甚至
波形 的 一个 ODDEV 信号, 因此 这 是-
havior 的 这 核心 是 完全同样的 至 那 描述
在之上 为 ODDEV+HSYNC 为基础 synchroniza-
tion. 又一次, 这 阶段 relationship 在
HSYNC 和 这 新当选的 YCrCb 数据 是 正常情况下
此类 那 这 第一 时钟 rising 边缘 下列的 这
HSYNC 起作用的 边缘 样本 “Cb” (i.e. 一个 ‘blue’
chroma 样本 在里面 这 YCrCb stream). 它 是
不管怎样 可能 至 内部 延迟 这 新当选的
同步 信号 (hsync+vsync) 用 向上 至 3 时钟
循环 至 cope 和 不同的 数据/同步 phasings,
使用 配置 位 “syncin_ad” (reg. 4).
这 地方 计数器 是 incremented 在 各自 起作用的
边缘 的 vsync.
STV0118
12/42
: 点此下载
