3-204
那里 是 二 multiplexers 那 route 24 的 这 40 输出 位
从 这 输出 寄存器 至 这 输出 管脚. 这 first
多路调制器 选择 这 输出 寄存器 位 那 将 是 routed
至 输出 管脚 数据_out16-23 和 这 第二 多路调制器
选择 这 输出 寄存器 位 那 将 是 routed 至 输出
管脚 数据_out0-15.
这 multiplexers 是 控制 用 这 控制 信号 f_byp
和 这 输出_selh 管脚. f_byp 和 输出_selh 两个都
控制 这 第一 多路调制器 那 选择 这 upper 8 位 的
这 输出 总线, 数据_out16-23. f_byp 控制 这
第二 多路调制器 那 选择 这 更小的 16 位 的 这
输出 总线, 数据_out0-15. 这 输出 formatter 是 显示
在 detail 在 图示 10.
fir 控制 逻辑
这 数据_rdy strobe indicates 那 新 数据 是 有 在
这 输出 的 这 fir. 这 rising 边缘 的 数据_rdy 能 是
使用 至 加载 这 输出 数据 在 一个 外部 寄存器 或者 内存.
数据 format
这 DDF 维持 16 位 的 精度 在 两个都 这 HDF 和
fir filter stages. 这 数据 formats 和 位 weightings 是
显示 在 图示 11.
图示 9. fir 过滤
REG
REG
REG
REG REG
前-adder
16
f_esym
f_oad
16
17
16
16
17
前-adder 逻辑
20
20
17
17 x 20 位 乘法器 排列
REG
43-位 accumulator
37
37
43
43
f_cla
乘法器/
ACCUMULATOR
部分
从 hdf
从 系数
FORMATTER
16
20
16 x 512
数据
内存
20 x 256
系数
内存
输出
FORMATTER
输出 reg
MUX
40
f_cla
数据_rdy
fir_ck
数据_输出 0 -23
REG
fir_ck
数据_rdy
从 控制 寄存器
f_drate f_taps f_byp f_dis
fir 控制 逻辑
24
图示 10. fir 输出 formatter
输出_selh
16
数据_out0 -15
16 16
f_byp
输出_enp
f_byp = 1
2
-16
- 2
-31
f_byp = 0
40
MUX
2
0
- 2
-15
8
数据_out16-23
88
f_byp
输出_enx
f_byp = 0
2
8
- 2
1
f_byp = 0
MUX
2
-16
- 2
-23
输出_selh = 0
或者
f_byp = 1
输出_selh = 1
HSP43220
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