THS1206
12-位 6 msps, 同时发生的 抽样
相似物-至-数字的 转换器
slas217d – 将 1999 – 修订 april 2000
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邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
先进先出 触发 水平的
位 2 和 位 3 (trig1, trig0) 的 控制 寄存器 1 是 使用 至 设置 这 触发 水平的 的 这 先进先出 (看 表格 13).
如果 这 触发 水平的 是 reached, 这 数据_av (数据 有) 信号 变为 起作用的 符合 至 这 设置 的
这 信号 数据_av 至 表明 至 这 处理器 那 这 模数转换器 值 能 是 读.
表格 13 显示 四 不同的 可编程序的 触发 水平 为 各自 配置. 这 先进先出 触发 水平的, 这个
能 是 选择, 是 依赖 在 这 号码 的 输入 途径. 两个都, 一个 差别的 或者 一个 单独的-结束 输入 是
考虑 作 一个 频道. 这 处理器 因此 总是 读 这 数据 从 这 先进先出 在 这 一样 顺序
和 是 能 至 distinguish 在 这 途径.
表格 13. 先进先出 触发 水平的
位 3
TRIG1
位 2
TRIG0
触发 水平的
为 1 频道
(模数转换器 值)
触发 水平的
为 2 途径
(模数转换器 值)
触发 水平的
为 3 频道
(模数转换器 值)
触发 水平的
为 4 途径
(模数转换器 值)
0 0 01 02 03 04
0 1 04 04 06 08
1 0 08 08 09 12
1 1 14 12 12 保留
定时 和 信号 描述 的 这 ths1206
这 读 从 这 ths1206 和 writing 至 这 ths1206 是 perfomed 用 使用 这 碎片 选择 输入 (cs0,
cs1), 这 写 输入 wr和 这 读 输入 rd. 这 写 输入 是 configurable 至 一个 联合的 读/写 输入
(r/w
). 这个 是 desired 在 具体情况 在哪里 这 连接 处理器 组成 的 一个 联合的 读/写 输出 信号
(r/w). 这 二 碎片 选择 输入 能 是 使用 至 接口 容易地 至 一个 处理器.
读 从 这 ths1206 takes 放置 用 一个 内部的 rd
int
信号, 这个 是 发生 从 这 logical
结合体 的 这 外部 信号 cs0
, cs1 和 rd(看 图示 12). 这个 信号 是 然后 使用 至 strobe 这
words 输出 的 这 先进先出 和 至 使能 这 输出 缓存区. 这 last 外部 信号 (也 cs0, cs1 或者 rd) 至
变为 有效的 将 制造 rd
int
起作用的 当 这 写 输入 (wr) 是 inactive. 这 第一 的 那些 外部 信号 going
至 它的 inactive 状态 将 然后 deactivate rd
int
又一次.
writing 至 这 ths1206 takes 放置 用 一个 内部的 wr
int
信号, 这个 是 发生 从 这 logical 结合体
的 这 外部 信号 cs0, cs1 和 wr. 这个 信号 是 然后 使用 至 strobe 这 控制 words 在 这 控制
寄存器 0 和 1. 这 last 外部 信号 (也 cs0
, cs1 或者 wr) 至 变为 有效的 将 制造 wr
int
起作用的 当
这 读 输入 (rd) 是 inactive. 这 第一 的 那些 外部 信号 going 至 它的 inactive 状态 将 然后 deactivate
WR
int
又一次.
读 使能
写 使能
控制/数据
寄存器
CS0
CS1
RD
WR
数据 位
图示 12. logical 结合体 的 cs0, cs1, rd, 和 wr
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