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当 两个都 这 transmit 和 receive 框架 同步 的
一个 频道 是 missing 这 频道 将 go 在
电源 向下 模式 (如果 仅有的 一个 的 它们 是 missing
这 频道 将 不 go 在 电源 向下). 一个 最大值-
imum 的 32 框架 同步 脉冲 必须 是 missing
为 电源 向下 和 这 频道 将 达到 它的
重置 状态 之后 32.5us. 这 频道 将 recover
从 电源 向下, 在里面 这 时间 的 4ms 之后 这
框架 syncs (transmit 或者 receive) 将 是 起作用的.
当 这 设备 是 在 32-位 模式, missing fsx0,
fsr0 为 512us, 将 强迫 所有 途径 在 电源
向下 模式.
当 这 主控 时钟 mclk 是 missing, 所有 这
途径 将 go 在 这 global 电源 向下
模式, 和 这 最低 可能 电源 consump-
tion. 这 设备 将 recover 从 这个 模式,
当 这 时钟 信号 comes 后面的 (和 在 least
一个 框架 同步 是 呈现), 和 然后 这 起作用的
途径 将 运作 之后 较少 比 100ms.
这 设备 将 go 在 这 一样 global 电源
向下 模式 当 所有 这 框架 syncs (的 所有 这
途径, 在 情况 的 8bit 模式, 这 fsx0, fsr0
在 情况 的 32-位 模式) 是 不 呈现 或者 当
所有 4 pdn 信号 是 起作用的. 这 恢复 时间
从 这个 模式 为 这 第一 起作用的 频道 是 较少
比 100ms.
transmit 部分
这 transmit 部分 输入 是 一个 运算的 放大器-
fier, 和 provision 为 增益 调整 使用 二
外部 电阻器. 仅有的 这 反相的 输入 是 pro-
vided (一起 和 这 输出), 这个 准许, 是-
一侧 这 调整 的 这 增益, 至 执行 这
echo balance 函数 和 外部 被动的 com-
ponents.
这 opamp 驱动 这 消除走样 输入 过滤, fol-
lowed 用 这 一个 至 d 转换器, 这个 提供 这
数字的 输入 至 这 信号 处理 单位.
这 信号 处理 单位 accepts 这 信号
样本 从 各自 频道 输入 平台, 执行
这 需要 decimation 和 过滤 函数,
pcm 压缩 和 提供 这 第八 位
样本 至 这 pcm 接口 块.
这 相似物 输入 是 直流 片面的 在 这 值 的 2.4v.
一个 直流 解耦 是 需要 在 这个 输入
和 这 slic 输出. 这 最大 相似物 信号
水平的, 在 这 运算-放大 输出, 是 1.12vrms.
最大 推荐 transmit 增益 是 20db
(10x).
receive 部分
这个 部分 takes 这 8 位 样本 从 这
pcm 接口 块 和 执行 所有 这 信号
处理 功能, 此类 作 pcm expansion
符合 至 这 alaw 或者 ulaw 和 信号 过滤-
ing. 然后, 为 各自 频道 它 驱动 这 数字的 至
相似物 转换器, 通过 这 恰当的 interpola-
tion stages 和 过滤. 最终 这 信号 是 filtered
和 缓冲 至 这 输出 receive 管脚. 这 maxi-
mum 输出 水平的 电压 在 这 vro 管脚 在 一个
加载 的 5kohm+100pf 是 1.12vrms.
pcm 接口
这 pcm 接口 组成 的 这 下列的 sig-
nals
• dx, dr - transmit 和 receive 数字的 信号,
carrying 这 pcm 样本
• fsx0-3, fsr0-3 - transmit 和 receive 框架
信号
• TSX
- 输出 时间 slots 信号, 表明 这
时间 slot occupied 在 这 dx 用 这 设备
• pcmmode - pcm 接口 选择
• 一个/ulaw - 一个-law/ u-law 选择 信号
•
表格 1. 一个/ulaw 编码
• mclk - 位 时钟 信号
mclk 是 两个都 这 系统 主控 时钟 和 这
pcm 总线 位 时钟, 和 它 是 选择 内部 至
是 也 8.192mhz, 4.096mhz, 2.048mhz, 或者
1.536/ 1.544mhz.
这 内部的 时钟 选择 是 perfomed, 为基础
在 这 相关的 比率 在 这 框架 信号
(fs) 和 这 时钟 信号. 为 恰当的 函数的-
ity 所有 这 频道 fs 必须 有 这 一样 有效的
比率 的 8khz (给 一个 有效的 时钟 比率). 在 情况
一个 的 这 框架 syncs runs 其它 比 8khz, 这
设备 将 不 函数 合适的.
各自 位 在 dx 是 clocked 输出 在 这 rising edges
的 这 位 时钟 (mclk), 开始 从 这 大多数
重大的 位 (sign 位). 各自 位 在 dr 是
clocked 在 在 这 下落 edges 的 这 位 时钟,
开始 从 这 msb.
这 设备 将 运作 在 至 这 pcm 总线 在 二
模式, 选择 用 这 输入 管脚 pcmmode;
当 pcmmode 是 “0v” 这 8bit 模式 是 选择
和 当 pcmmode 是 “+5v” 这 32-位 模式 是
选择.
pcmmode = 高 pcmmode = 低
32 位 8 位
一个/ulaw = 高 一个/ulaw = 低
一个-law u-law
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