rev. d–16–
ad7476/ad7477/ad7478
微处理器 接合
这 串行 接口 在 这 ad7476/ad7477/ad7478 准许
这 部分 至 是 直接地 连接 至 一个 范围 的 许多 不同的
微处理器. 这个 部分 explains 如何 至 接口 这
ad7476/ad7477/ad7478 和 一些 的 这 更多 一般
微控制器 和 dsp 串行 接口 protocols.
ad7476/ad7477/ad7478 至 tms320c5x/c54x 接口
这 串行 接口 在 这 tms320c5x 使用 一个持续的串行
时钟 和 框架 同步 信号 至 同步 这 数据
转移 行动 和 附带的 设备 像 这 ad7476/
ad7477/ad7478. 这
CS
输入 准许 容易 接合 在
这 tms320c5x/c54x 和 这 ad7476/ad7477/ad7478 没有
任何 glue 逻辑 必需的. 这 串行 端口 的 这 tms320c5x/c54x
是 设置 向上 至 运作 在 burst 模式 和 内部的 clkx (tx串行
时钟) 和 fsx (tx 框架 同步). 这 串行 端口 控制 寄存器
(spc) 必须 有 这 下列的 建制: fo = 0, fsm = 1,
MCM= 1, 和 txm = 1. 这 format 位, fo, 将 是 设置 至 1
至 设置 这 文字 长度 至 第八 位, 在 顺序 至 执行 这
电源-向下 模式 在 这 ad7476/ad7477/ad7478. 这
连接 图解 是 显示 在 图示 18. 它 应当 是 指出那
为 信号 处理 产品, 它 是 imperative 那 这 框架
同步 信号 从 这 tms320c5x/c54x 提供
等距 抽样.
ad7476/
ad7477/
AD7478
*
SCLK
SDATA
CS
tms320c5x/
TMS320C54x
*
CLKX
CLKR
DR
FSX
FSR
*
额外的 管脚 omitted 为 clarity
图示 18. 接合 至 这 tms320c5x/c54x
ad7476/ad7477/ad7478 至 adsp-21xx 接口
The adsp-21xx 家族 的 dsps 是 连接 直接地 至 这
ad7476/ad7477/ad7478 没有 任何 glue 逻辑 必需的. 这
sport 控制 寄存器 应当 是 设置 向上 作 跟随:
tfsw = rfsw = 1, alternate framing
invrfs = invtfs = 1, 起作用的 低 框架 信号
dtype = 00, 正确的 justify 数据
slen = 1111, 16-位 数据-words
isclk = 1, 内部的 串行 时钟
tfsr = rfsr = 1, 框架 每 文字
irfs = 0
itfs = 1
至 执行 这 电源-向下 模式, slen 应当 是 设置
至0111 至 公布 一个 8-位 sclk burst. 这 连接 图解
是 显示 在 图示 19. 这 adsp-21xx 有 这 tfs 和 rfs 的
这 sport 系 一起, 和 tfs 设置 作 一个 输出 和 rfs
设置 作 一个 输入. 这 dsp 运作 在 alternate framing 模式
一个nd 这 sport 控制 寄存器 是 设置 向上 作 描述. 这
框架 同步 信号 发生 在 这 tfs 是 系 至
CS
和 作 和 所有 信号 处理 产品, 等距
抽样 是 需要. 不管怎样, 在 这个 例子, 这 计时器
中断 是 使用 至 控制 这 抽样 比率 的 这 模数转换器 和, under
确实 情况, 等距 抽样 将 不 是 达到.
这 计时器 寄存器,为 例子,是 承载 和 一个 值 那 将
provide 一个 中断 在 这 必需的 样本 间隔. 当 一个
中断 是 received, 一个 值 是 transmitted 和 tfs/dt (模数转换器
控制文字). 这 tfs 是 使用 至 控制 这 rfs 和 因此
这 读 的数据. 这 频率 的 这 串行 时钟 是 设置 在 这
sclkdiv register. 当 这 操作指南 至 transmit 和 tfs
是 given (i.e., tx0 = ax0), 这 状态 的 这 sclk 是 审查.
这 dsp 将 wait 直到 这 sclk 有 gone 高, 低, 和 高
在之前 传递 将 开始. 如果 这 计时器 和 sclk 值 是
选择 此类 那 这 操作指南 至 transmit occurs 在 或者 near
这 rising 边缘 的 sclk, 这 数据 将 是 transmitted, 或者 它 将
wait 直到 这 next 时钟 边缘.
为 example, 这 adsp-2111 有 一个 主控 时钟 频率 的
16 mhz. 如果 这 sclkdiv 寄存器 是 承载 和 这 值 3,
一个sclk 的 2 mhz 是 得到, 和 第八 主控 时钟 时期
will elapse 为 每 一个 sclk 时期. 如果 这 计时器 寄存器
是承载 with 这 值 803, 100.5 sclks 将 出现 在
中断 和 subsequently 在 transmit 说明. 这个
situation 将 结果 在 nonequidistant 抽样 作 这 transmit
在构造 是 occurring 在 一个 sclk 边缘. 如果 这 号码 的
SCLKs在 中断 是 一个 全部的 integer figure 的 n, equidis-
tant 抽样 将 是 implemented 用 这 dsp.
SDATA
CS
DR
RFS
TFS
ad7476/
ad7477/
AD7478
*
SCLK
adsp-21xx
*
SCLK
*
额外的 管脚 omitted 为 clarity
图示 19. 接合 至 这 adsp-21xx
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